《数字系统设计实例》PPT课件

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1、第7章数字系统设计实例7.1半整数分频器的设计7.2音乐发生器7.32FSK/2PSK信号产生器7.4实用多功能电子表7.5交通灯控制器7.6数字频率计习题7.1半整数分频器的设计在数字系统设计中，分频器是一种基本电路。分频器的实现非常简单，可采用标准的计数器，也可采用可编程逻辑器件来实现一个整数分频器。分频器通常用来对某个给定频率进行分频，得到所需的频率。在某些场合下，用户所需要的频率与频率时钟源不是整数倍关系，此时可采用小数分频器进行分频。7.1.1小数分频的基本原理设有一个5MHz的时钟源，但电路中需要产生一个2MHz的时钟信号，由于分频比为2.5，因此整数分频器将不能

2、胜任。采用可编程逻辑器件实现分频系数为2.5的分频器，可采用以下方法：设计一个模3的计数器，再设计一个扣除脉冲电路，加在模3计数器输出之后，每来两个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成很窄的脉冲，可由异或门实现)，就可以得到分频系数为2.5的小数分频器。采用类似方法，可以设计分频系数为任意半整数的分频器。小数分频的基本原理为脉冲吞吐计数法：设计两个不同分频比的整数分频器，通过控制单位时间内两种分频比出现的不同次数，从而获得所需的小数分频值。例如设计一个分频系数为10.1的分频器，可以将分频器设计成9次10分频，1次11分频，这样总的分频值为(9×10+1×11)/(

3、9+1)=10.1从这种实现方法的特点可以看出，由于分频器的分频值在不断改变，因此分频后得到的信号抖动较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，使输出为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。7.1.2电路组成设需要设计一个分频系数为N-0.5的分频器，其电路可由一个模N计数器、一个二分频器和一个异或门组成，如图7-1所示。在实现时，模N计数器可设计成带预置的计数器，这样就可以实现任意分频系数为N-0.5的分频器。图7-1通用半整数分频器7.1.3VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;U

4、SEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdeccountISPORT(inclk:INSTD_LOGIC;--时钟源preset:INSTD_LOGIC_VECTOR(3DOWNTO0);--预置分频值Noutclk1:OUTSTD_LOGIC;outclk2:BUFFERSTD_LOGIC--输出时钟);ENDdeccount;ARCHITECTUREdeccount_archOFdeccountISSIGNALclk,divide2:STD_LOGIC;SIGNALcount:STD_LOGIC_VECTOR(3DOWNTO0);BEGIN

5、clk<=inclkXORdivide2;--inclk与divide2异或后作为模N计数器的时钟outclk1<=inclk;PROCESS(clk)BEGINIF(clk'eventANDclk='1')THENIF(count="0000")THENcount<=preset-1;--置整数分频值Noutclk2<='1';ELSEcount<=count-1;--模N计数器减法计数outclk2<='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(outclk2)BEGINIF(outclk2'eventANDoutclk2='1')THENdiv

6、ide2<=NOTdivide2;--输出时钟二分频ENDIF;ENDPROCESS;ENDdeccount_arch;图7-2半整数分频器外部接口以上程序实现对时钟源inclk进行分频系数为N-0.5的分频，得到输出频率outclk2。preset输入端口是预置分频值N，本例中preset设为4位宽的位矢量，也即分频系数为16以内的半整数值。若分频系数大于16，需同时增大preset和count的位宽，两者的位宽则要求始终一致。本设计的外部接口如图7-2所示，程序中设置outclk1是为了方便观察输入信号的波形,以与输出信号outclk2比较。7.1.4仿真结果上述半整数分

7、频器的仿真波形如图7-3所示。图7-3半整数分频器仿真波形图7.1.5下载验证锁定引脚时将inclk连至CLK1，preset连至K0～K3，outclk1连至TESTOUT1(测试1脚)，outclk2连至TESTOUT2(测试2脚)，综合适配后将配置数据下载入EDA实验平台(技术资料详见附录)的FPGA中(有关CLK1等引脚在FPGA芯片引脚中的序号,请参见附录的附图1)，通过改变K0～K3状态观察测试1脚和测试2脚上的波形，测试结果与仿真结果一致。7.2音乐发生器本设计利用可编程逻辑器件配以一个小