电子设计自动化技术(EDA)

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1、EDA技术与应用中国地质大学通信工程系数字系统中状态机的设计回忆计数器设计设计一电路，包含基4计数器，和译码输出模块。计数器的输出(Present_value)从0到3循环；当计数值为2时，译码输出(DataOut)为“1”，否则输出“0”。Regs＋1ClkPresent_valueQ(n)Next_valueQ(n+1)译码DataOutZ(n)Regs＋1ClkPresent_valueQ(n)Next_valueQ(n+1)译码DataOutZ(n)00/001/010/111/0Regs＋/-1ClkPresent_valueQ(n)N

2、ext_valueQ(n+1)译码DataOutZ(n)00/001/010/111/0扩展一个输入端din，当din=1时计数器递增计数；当din=0时计数器递减计数。dinDin=1Din=1Din=1Din=1Din=0Din=0Din=0Din=0Regs＋/-1ClkPresent_valueQ(n)Next_valueQ(n+1)译码DataOutZ(n)再将计数器修改成一个状态转换器，状态为S0,S1,S2,S3。每个状态的取值根据具体情况而定。比如S0=00,S1=11,S3=01,S4=10。dinDin=1Din=1Din=1

3、Din=100/001/010/111/0Din=0Din=0Din=0Din=0Regs译码ClkPresent_valueQ(n)Next_valueQ(n+1)译码DataOutZ(n)再将计数器修改成一个状态转换器，状态为S0,S1,S2,S3。每个状态的取值根据具体情况而定。比如S0=00,S1=11,S3=01,S4=10。dinDin=1Din=1Din=1Din=1S0/0S1/0S2/1S3/0Din=0Din=0Din=0Din=0Regs译码ClkPresent_stateQ(n)Next_stateQ(n+1)译码Data

4、OutZ(n)dinDin=1Din=1Din=1Din=1S0/0S1/0S2/1S3/0Din=0Din=0Din=0Din=0现在我们得到了一个比较通用的时序电路，这种电路统称为状态机(StateMachine)。状态机的分类：NS组合逻辑电路CS寄存器OL组合逻辑电路DINCPRDMoore状态机内部结构图DOUTDOUTNS组合逻辑电路CS寄存器OL组合逻辑电路DINCPRDMealy状态机的内部结构图moore型和mealy型状态机的表示方法1方法一：状态转换表输入当前状态下一状态输出0000001010000000…………状态机的表

5、示方法2方法二：算法流程图方法与软件程序的流程图类似状态转换表和算法流程图都不适合复杂系统的设计状态机的表示方法3方法三：状态转换图这是最流行的表示方法状态1状态4状态2状态3入/出入入入/出/出/出Moore条件控制定序直接控制定序状态机的表示方法3方法三：状态转换图这是最流行的表示方法状态1状态4状态2状态3入/出入入入/出/出/出/出Mealy条件控制定序直接控制定序为什么要使用状态机一般有限状态机的设计有限状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。状态机的结构模式相对简单。状态机容易构成性能良好的同步时序逻辑模块。状态机

6、的VHDL表述丰富多样。在高速运算和控制方面，状态机更有其巨大的优势。就可靠性而言，状态机的优势也是十分明显的。有限状态机的VHDL设计用户自定义数据类型定义语句TYPE语句用法如下：TYPE数据类型名IS数据类型定义OF基本数据类型;或TYPE数据类型名IS数据类型定义;以下列出了两种不同的定义方式：TYPEmyarrayISARRAY(0TO15)OFSTD_LOGIC;TYPEweekIS(sun，mon，tue，wed，thu，fri，sat);有限状态机的VHDL设计用户自定义数据类型定义语句TYPEm_stateIS(st0，st

7、1，st2，st3，st4，st5);SIGNALpresent_state，next_state:m_state;一般有限状态机的设计实现有限状态机的VHDL设计1.说明部分2.主控时序进程一般状态机结构框图工作示意图ARCHITECTURE...ISTYPEFSM_STIS(s0，s1，s2，s3);SIGNALcurrent_state,next_state:FSM_ST;...主控时序进程主控组合进程3.主控组合进程一般有限状态机的设计实现主控组合进程的任务是根据外部输入的控制信号（包括来自状态机外部的信号和来自状态机内部其它非主控的组合

8、或时序进程的信号），或（和）当前状态的状态值确定下一状态（next_state）的取向，即next_state的取值内容，以及确定对外输