EDA课设_实习总结_总结汇报_实用文档

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1、目录1绪论11.1课程设计主耍内容11.2课程设计总体方案11.3课程设计目的12设计的基本原理22.1工作原理23设计的步骤和过程33.1测频控制信号发牛模块33.2计数模块43.3锁存器63.4扫描译码驱动电路73.5数码管显示93.6扩展内容93.6.1基本设计思想93.6.2点阵原理93.6.3矩阵键盘原理114设计的运行结果134.1运行结果135课程设计心得14参考文献15附录A数字频率计VHDL程序16附录B4*4和16*16点阵显示VHDL程序23附录C数字频率计控制方式管脚列表38附录D数字频率计电路图391绪论1.1课程设计主要内容在本课程设计中使用Altera公司

2、的EP2C35系列的FPGA芯片,利用S0PC-NT0SH-EP2C35开发板设计和仿真一个数字频率计，对lHz^250KHz的脉冲进行频率测量，采用等精度测量，即在所测量的整个频段内部，均可实现相同精度的测量，即测量精度与频率无关，测得结果在数码管上显示，并设计相应的功能按键。1.2课程设计总体方案方案：采用现场可编程门阵列(FPGA)为控制核心采用现场可编程门阵列(FPGA)为控制核心，利用VHDL语言编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，可实现大规模和超大规模的集成电路，测频测量精度高，测量频率范围大，而且编程灵活、调试方便。由于EP2

3、C芯片比较少，我则选用EP3C40F780C8芯片代替，其工作原理是一样的。1.3课程设计目的学会对软件QUARTUSTT及其它相关软件的使用；拿握数字频率计电路的设计原理，和每个每个模块设计的思路；锻炼口己发现问题并解决问题的能力，开阔口己的思维；捉高t己的动手操作能力,检测t己能否学而致用。2设计的基本原理2.1工作原理众所周知，频率信号易于传输，抗干扰性强，可以获得较好的测量精度。因此，频率检测是电子测量领域最基木的测量之一。频率计的基木原理是用一个频率稳定度高的频率源作为基准时钟，然后把时钟分频为高电平为Is的使能信号。计数器1S内计待测信号的脉冲个数，即待测信号的频率。使能时

4、间可以根据需要取值，大于或小于1S都可以。使能时间越长，得到的频率值就越准确，但使能时间越长，则每测一-次频率的间隔就越长。使能时间越短，测得的频率值刷新就越快，但测得的频率精度就受影响。一般取1S作为使能吋间。数字频率计的关键组成部分包描测频控制信号发牛器、计数器、锁存器、译码驱动电路和显示电路，英原理框图如下图所示。扫描译码电3设计的步骤和过程3.1测频控制信号发生模块测频控制信号发生器产生测量频率的控制时序，是设计频率计的关键。控制信号CLK取为50MHz,分频后就是一个周期为1s的信号TQ,再分频后就是一个脉宽为1s的信号TSTEN,用来作为计数闸门信号即使能信号。当TSTEN

5、为高电平时开始计数；当TATEN为低电平时，计数器清零，控制信号CLK分频为1KHZ即为CLK2扫描信号，再把锁存信号二分频产生一个500HZ的信号即锁存信号。CLEAR为控制开关，当它为高电平时，分频器才开始工作。分频的程序如下：PROCESS(TQ)variableA:std」ogic_vector(25downto0);BEGINIF(CLR二T)THENIFCLK'EVENTANDCLK二TTHEN一产生计数器清零信号IFA=n10111110101111000010000000nTHENA:=H00000000000000000000000000u;TQ<=,0,;ELSET

6、Qv二T;A:=A+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(TSTEN)-数字频率计控制信号产生BEGIN-50MHZ时钟二分频IFTQ'EVENTANDTQ=TTHENTSTEN<=NOTTSTEN;ENDIF;ENDPROCESS;PROCESS(CLK2)variableB:std_logic_vector(12downto0);BEGINIF(CLR二T)THENIFCLK'EVENTANDCLK=TTHEN—产生计数器清零信号IFB=n1001110001000"THENB:=H0000000000000n;CLK2<=O;ELSECLK

7、2<=T;B:=B+1;ENDIF;ENDIF;ENDIF;ENDPROCESS;PROCESS(LOAD)-数字频率计控制信号产生BEGINIFCLK2EVENTANDCLK2=TTHEN-50MHZ时钟二分频LOAD<=NOTLOAD;ENDIF;ENDPROCESS;3.2计数模块计数器以待测信号TCLK作为时钟，在使能清零信号TSTEN=O到来时,清零；TCLK为高电平时开始计数。本文设计的计数器计数最大值是999999c计数器进程程序