EDA期末复习总结

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1、第一章EDA技术概述1、FPGA/CPLD器件和电路系统原理图/HDL文本编辑＜FPGA/CPLD_适配——器1JTAG方式下载2.针对SRAM结构的配置3.配器件编程FPGA/CPLD编程下载图1-5应用于FPGA/CPLD的EDA开发流程2、综合分类：•从自然语言转换到VHDL语言算法表述，即自然语言综合；•从算法表述转换到寄存器传输级（RTL）表述，即从行为域到结构域的综合，即行为综合；•从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合；•从逻辑门表述转换到版图级表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。3、PLD分类：•已集成度分

2、，一般可分为两大器件：A、低集成度芯片：早期出现的PROM、PAL、可重复编程的GDL都属于这类。一般而言，可重构使用的逻辑门数大约在500门以下，简称为PLD;B、高集成度芯片：如现在大量使用的CPLD、FPGA器件，称为复杂PLD•从结构上可分为两大类器件：A、乘积项结构器件：其基本结构为“与一或阵列”的器件，大部分简单PLD和CPLD都属于这个范围B、查找表结构器件：由简单的查找表组可编程门，再构成阵列形式，大多数FPGA是属于此类器件•第三种分类方法是从编程工艺上划分：熔丝型；反熔丝性；EPROM型；EEPROM型;SRAM型；RAM型；Flash型;4、MAX7000结构中包

3、含有5个主要部分，即：逻辑阵列块、逻辑宏单元、扩展乘积项（共享和并联）、可编程连线阵列和I/O控制块。•逻辑宏单元：MAX7000的LAB由16个宏单元的阵列纟H.成。MAX7000结构由多个LAB组成的阵列及他们Z间的连线构成。LAB通过可编程连线阵列（PIA）和全局总线连接在一起，全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。输入信号：（1）来自作为通用逻辑输入的PIA的36个信号;（2）来白全局控制信号，用于寄存器辅助功能；（3）从I/O引脚到寄存器的直接输入通道。逻辑宏单元：其内部主要包括与阵列、或阵列、可编程触发器、多路选择器等电路,能被独立地配置为时序或组合工作方式

4、。CPLD将逻辑宏单元同I/O做在一起，称为输出逻辑宏单元（OLMC）,其与阵列数目比GAL大得多。CPLD器件的宏单元在内部，称为内部逻辑宏单元，它的结构特点如下：1）乘积项共享结构2）多触发器结构3）异步时钟逻辑阵列…■实现纟R合逻辑，给每个宏单元提供5个乘积项。乘积项选择矩阵…•分配乘积项作为或门和异或门的逻辑输入，实现组合逻辑函数；或者把乘积项作为寄存器辅助输入：清零（clear）,置位（reset）,时钟（clock）和时钟使能控制（clockenable）共享扩展乘积项…■乘积项经非门后凹馈到逻辑阵列中。并行扩展乘积项•…从邻近宏单元借位而来。扩展乘积项:一般逻辑函数可以在

5、单个広单元的5个乘积项实现，但复杂函数需附加乘积项，可利用其它宏单元以提供所需的逻辑资源，还nJ利用结构中具有的共享和并联扩展乘积项，即“扩展项”。这两种扩展项作为附加的乘积项送到本LAB的任意一个宏单元中。共享扩展项：每个LAB有16个共享扩展项。共享扩展项由每个宏单元提供一个单独的乘积项通过非门取反后反馈到逻辑阵列中，可被LAB内任何一个或全部宏单元使用和共享，以实现复杂的逻辑函数。釆用扩展项会增加延时并联扩展项：宏单元中一些没冇使川的乘积项，可分配到邻近的宏单元去实现逻辑函数。使用并联扩展项，允许最多20个乘积项直接送到宏单元的“或”逻辑，具中5个乘积项由宏单元本身提供，15个

6、并联扩展项是从同一个LAB中邻近宏单元借用。需要并联扩展时，“或”逻辑的输出通过一个选择分频器，送往下一个宏单元的并联扩展“或”逻辑输入端。可编程连线阵列（PIA）:不同的LAB通过在町编程连线阵列（PIA）上布线，以互相连接构成所需的逻辑。这种全局总线是一种可编程的通道，可以把器件屮任何信号连接到所需位置。所冇MAX7000S器件的专用输入、I/O引脚和逻辑宏单元输出都连接到PIA,而PIA可把这些信号送到整个器件内的各个位置。只有每个LAB需要的信号才布置从PIA到该LAB的连线。I/O控制块三种I-作方式：输入、输出、双向。所有引脚都有一个三态缓冲器，控制信号來H—个多路选择器，

7、可以选择用全局输出使能信号其中Z—进行控制，或者直接连接到GND或VCCo6个全局输出使能信号,可来自两个输出使能信号（0E1、0E2）、I/O引脚的子集或I/O宏单元子集，或这些信号取反后的信号。三态缓冲器的控制端：控制端接地GND-•高阻态，作为专用输入引脚；控制端接电源VCC—输出使能，普通输出引脚双I/O反馈：宏单元和I/O引脚的反馈是独立的。当I/O引脚被配置成输入吋，与其相连的宏单元可以作为隐埋逻辑使用。6、IP核：IP分软IP、固