基于时钟产生应用的自偏置锁相环的设计

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1、上海交通大学硕士学位论文摘要锁相环被广泛的应用于高性能数字系统的时钟产生。随着时钟频率的不断提升，系统对于锁相环的抖动性能越来越敏感。传统的电荷泵锁相环以其易于集成于数字电路CMOS工艺而逐渐成为设计的主流，但是电荷泵锁相环的环路参数（带宽，相位裕量，抖动峰(JitterPeaking)）对于工艺变化、电源电压、温度特性以及输出频率的变化非常敏感，这不仅恶化了输出频率的杂散而且变化的带宽更有可能增加输出的抖动，直接造成系统的不稳定。本文首先以工程师的视角对于电荷泵锁相环的原理和结构做了详细的分析，然后基于时钟产生应用提出了采用跨导转换和电流控制振荡器的自偏置锁

2、相环的一种新结构，使锁相环的带宽与电源电压、工艺偏差以及环境温度和倍频因子等变化都无关。电路设计采用IDT0.35u1p3mCMOS工艺，通过仿真显示本文提出的锁相环在0摄氏度到120度的温度范围，各个工艺偏差以及700MHz到1200MHz的输出频率范围下，带宽变化小于±17%，大大小于传统锁相环相同条件下±±60%~100%的偏差。关键词锁相环，自偏置锁相环，时钟发生器，抖动，相位噪声，模拟电路i上海交通大学硕士学位论文AbstractPhase-lockedloops(PLLs)arewidelyusedtogeneratewell-timedon-ch

3、ipclocksinhigh-performancedigitalsystems.Astheincreasingofsystemfrequency,thesystemperformanceismuchmoresensitivetothejitteroftheclocksynchronizingthedataflowinside.TraditionalChargePumpPLLs(CP-PLLs)issuperiortotheotherimplementationsforitscompatibilityofmoderndigitalCMOSprocess.How

4、ever,itsloopparameter(etc.bandwidth,phasemargin,jitterpeaking)suffersforitslargevariationandinconsistencewithdifferentprocesscorner,temperature,supplyvoltageandoutputfrequency,whichwillleadtoanincreaseofoutputjitterandspurseventheimpropersystemoperation.Thedissertationfirstdescribes

5、theprincipleofChargePumpPLLandanalyzesthedefinitionofjitterfromtheviewofanengineer.Thenanewarchitectureforself-biasedPLLisproposedtoachieveconstantbandwidthindependentofprocess,powersupplyvoltage,temperatureandoutputfrequency,whichusesanextratransconductancestageandcurrentcontrolosc

6、illator.ThePLLisdesignedforIDT0.35u1p3mCMOSprocess.Simulationresultsshowlessthan±17%variationofbandwidth,whichisfarsuperiortotraditionaldesign(around±50%~100%).KEYWORDSphase-lockedloop,self-biasedphase-lockedloop,clockgenerator,jitter,phasenoise,analogii上海交通大学硕士学位论文图目录图1-12004ITRS时钟

7、频率路线图........................................................................................1图1-2典型的数字系统.........................................................................................................2图1-3时钟恢复................................................................

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