quartusii应用初步

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1、第5章QuartusII应用初步5.1基本设计流程5.1.1建立工作库文件夹和编辑设计文件菜单：FileNew5.1基本设计流程5.1.2创建工程⑴打开并建立新工程管理窗口。菜单：File->New->ProjectWizard5.1基本设计流程5.1.2创建工程⑵将设计文件加入工程中。5.1基本设计流程⑶选择目标芯片。5.1基本设计流程5.1.2创建工程⑷工具设置。⑸结束设置。5.1基本设计流程5.1.3编译前设置⑴选择FPGA目标芯片。菜单：Assignments->Settings5.1基本设计流程5.1.3编译前设置⑵选择配置器件

2、的工作方式。5.1.3编译前设置按钮：DeviceandPinOptions5.1基本设计流程5.1.3编译前设置⑶选择配置器件和编程方式。5.1.3编译前设置5.1基本设计流程5.1.3编译前设置⑷选择目标器件引脚端口状态。5.1基本设计流程5.1.3编译前设置⑸选择确认Veriolg语言版本。5.1基本设计流程5.1.4全程编译菜单：Processing->StartCompilation5.1基本设计流程5.1.5时序仿真⑴打开波形编辑器。菜单：File->New->VectorWaveformFile5.1基本设计流程5.1.5时

3、序仿真⑵设置仿真时间区域。⑶波形文件存盘。*.vwf文件菜单：Edit->EndTime5.1基本设计流程5.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中。5.1基本设计流程5.1.5时序仿真⑷将工程CNT10的端口信号节点选入波形编辑器中。5.1基本设计流程5.1.5时序仿真⑸编辑输入波形(输入激励信号)。5.1基本设计流程5.1.5时序仿真⑹总线数据格式设置和参数设置。5.1基本设计流程5.1.5时序仿真⑹总线数据格式设置和参数设置。5.1基本设计流程5.1.5时序仿真⑺仿真器参数设置。菜单：Assignment->

4、Settings->SimulatorSettings5.1基本设计流程5.1.5时序仿真⑻启动仿真器。⑼观察仿真结果。菜单：Processing->StartSimulation5.1基本设计流程5.1.6应用RTL电路图观察器菜单：Tools->NetlistViewers->RTLViewer5.2引脚设置与硬件验证5.2.1引脚锁定菜单：Assignment->AssignmentEditor->Locations5.2引脚设置与硬件验证5.2.1引脚锁定5.2引脚设置与硬件验证5.2.1引脚锁定菜单：Assignment->As

5、signmentEditor->Locations5.2引脚设置与硬件验证5.2.2编译文件下载（1）打开编程窗和配置文件。菜单：Tools->Programmer5.2引脚设置与硬件验证5.2.2编译文件下载（2）设置编程器。5.2引脚设置与硬件验证5.2.3AS模式编程为使FPGA上电后保持原配置，将配置文件烧写进专用FLASH配置芯片EPCSx中编程模式ActiveSerial(AS)5.2引脚设置与硬件验证5.2.4JTAG间接模式编程配置器件1.将SOF文件转化为JTAG间接配置文件。菜单：File->ConvertProgra

6、mmingfiletype5.2引脚设置与硬件验证5.2.4JTAG间接模式编程配置器件1.将SOF文件转化为JTAG间接配置文件。5.2引脚设置与硬件验证5.2.4JTAG间接模式编程配置器件1.将SOF文件转化为JTAG间接配置文件。5.2引脚设置与硬件验证5.2.4JTAG间接模式编程配置器件2.下载JTAG间接配置文件。5.2.5USB-Blaster编程配置器件使用方法菜单：Tools->Programmer5.2引脚设置与硬件验证5.2.6其他的锁定引脚方法菜单：Assignments->Pins5.2引脚设置与硬件验证5.2

7、.6其他的锁定引脚方法5.2引脚设置与硬件验证5.2.6其他的锁定引脚方法5.3嵌入式逻辑分析仪使用方法1．打开SignalTap II编辑窗口菜单：File->New->SignalTapIILogicAnalyzerFile双击加入要观测的管脚5.3嵌入式逻辑分析仪使用方法2．调入待测信号5.3嵌入式逻辑分析仪使用方法3．SignalTapII参数设置选择逻辑分析仪的采样时钟选择采样深度选择触发信号和触发方式选择起始触发位置5.3嵌入式逻辑分析仪使用方法4．文件存盘：保存为*.stp文件（File->Saveas）若自己选配stp文件

8、的做法：菜单Assignments->Settings->SignalTapIILogicAnalyzer选择要捆绑的stp文件设计完成后可以取消STP部件(取消“√”即可)5.3嵌入式逻辑分