一个异步FIFO的设计示例

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1、一、异步FIFO技术规范1.总体描述1.1.功能定义异步FIFO(FirstInFirstOut)指的是在两个相互独立的时钟域下,数据从一个时钟域写入FIFO而另一个时钟域又从这个FIFO中将数据读出。本设计用8*256的RAM实现异步FIFO。具体功能：1．写使能有效，且FIFO不为满时，在写时钟的上升沿向FIFO中写入数据。2．读使能有效，且FIFO不为空时，在读时钟的上升沿从FIFO中读出数据。3．当FIFO写满时产生满信号，当FIFO读空时产生空信号。1.2.应用范围异步FIFO是用来作为缓冲的存储器,它能对数据进行快速、顺序的存储和发送,主要用来解决不同速率器件间的速率匹配问题。

2、2.引脚描述图12.1.引脚功能描述信号名输入/输出功能描述r_clk输入读数据时钟信号w_clk输入写数据时钟信号data_in[7：0]输入8位的输入数据r_en输入读使能，高电平有效，在FIFO非空时，clk上升沿读入数据；w_en输入写使能，高电平有效，在FIFO非满时，clk上升沿写入数据；rst输入异步清零，低电平有效，低电平时读地址，写地址，计数器都清零。empty输出空信号，高电平有效，当FIFO读空时其值为1full输出满信号，高电平有效，当FIFO写满时其值为1data_out[7:0]输出8位的输出数据1.1.引脚时序描述当写满时full由低变高，当读空时empty由

3、低变高。只要不为满full就为低，不为空empty就为低。2.顶层模块划分图2顶层模块说明：1．ram_fifo：存储器模块，用于存放及输出数据；1．w_addr_reg:保存访问RAM的写地址；2．r_addr_reg:保存访问RAM的读地址；3．w_addr_adder:计算RAM下一个写地址；4．r_addr_adder:计算RAM下一个读地址；5．cmp:将读地址和写地址进行比较产生空满标志。设计思想说明：FIFO满空的判定：当读地址的值加1之后等于写地址的值时，表明FIFO写满，当写地址的值加一之后等于读地址的值时，表明FIFO读空。在初始状态时FIFO的读地址在RAM的中间位置

4、，写地址在RAM的开始位置，所以初始状态FIFO不满也不空。空满信号的产生由组合电路产生。1.功能模块描述1.1.ram_fifo模块ram_fifo：RAM存储器。用8*256双口RAM实现。1.2.w_addr_reg模块w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出的地址。1.3.r_addr_reg模块r_addr_reg模块：读地址寄存器。用来寄存读地址加法器输出的地址。1.4.w_addr_adder模块w_addr_adder模块：写地址加法器。把写地址寄存器的输出加一，即表示当前写地址的下一地址位。当w_en为低时停止累加。1.5.r_addr_adder

5、模块r_addr_adder模块：读地址加法器。把读地址寄存器的输出加一，即表示当前读地址的下一地址位。当r_en为低时停止累加。1.6.cmp模块cmp模块：读地址和写地址进行比较，产生满空标志。二、异步FIFO总体设计方案1.概述异步FIFO有高速、可靠性好等特点。由于异步FIFO在两个不同时钟系统之间能够快速而方便地传输实时数据,因此在网络接口、图像处理等方面,异步FIFO得到了广泛的应用。异步FIFO指的是在两个相互独立的时钟域下,数据从一个时钟域写入FIFO而另一个时钟域又从这个FIFO中将数据读出。异步FIFO通常被用来将数据从一个时钟域安全地传送到另外一时钟域。2.功能模块设

6、计2.1.ram_fifo模块2.1.1.ram_fifo模块描述ram_fifo：RAM存储器。用8*256双口RAM实现。2.1.2.管脚描述信号名称输入/输出源功能描述w_clk输入PIN写时钟信号w_en输入PIN写使能信号w_addr[7:0]输入w_addr_reg写地址信号r_clk输入PIN读时钟信号r_en输入PIN读使能信号r_addr[7:0]输入w_addr_reg读地址信号data_in[7:0]输入PIN输入数据data_out[7:0]输出输出数据表22.1.3.实现说明应使用双口RAM，双地址输入，并且带有读写使能，异步的读写时钟。RAM宽度为8bit，深度

7、为256个存储单元。2.2.w_addr_reg模块2.2.1.w_addr_reg模块描述w_addr_reg模块：写地址寄存器。用来寄存写地址加法器输出的地址。2.2.2.管脚描述信号名称输入/输出源目标功能描述W_clk输入PIN写时钟信号Rst输入PIN复位信号，低电平有效W_addr_nt[7:0]输入W_addr_addr输入数据W_addr[7:0]输出RAMW_addr输出数据表31.1.1.实现说明在时