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1、数字系统设计的核心知识复杂数字系统的构成；基本电路和Verilog的对应关系；同步有限状态机在电路中的作用；时钟树与自动综合技术数字逻辑电路的构成-组合逻辑：输出只是输入逻辑电平的函数（有延时），与电路的原始状态无关。时序逻辑：输出不只是输入的逻辑电平的函数，还与电路所处的状态有关。同步时序逻辑是在同一时钟跳变节拍的前提下，如输入条件满足，则进入下一状态，否则仍留在原来的状态的状态机。数字逻辑电路的构成组合逻辑：由与、或、非门组成的网络。常用的有：多路器、数据通路开关、加法器、乘法器等，没有记忆功能。时序逻辑：由多个触发器和多个组
2、合逻辑块组成的网络。常用的有：计数器、复杂的数据流动控制逻辑、运算控制逻辑、指令分析和操作控制逻辑。同步时序逻辑的设计是设计复杂的数字逻辑系统的核心。存储器和寄存器：用于暂时存储数据信息。组合逻辑举例之一一个八位数据通路控制器`defineON1‘b1`defineOFF1‘b0wireControlSwitch;wire[7:0]out,in;assignout=(ControlSwith==`ON)?in:8‘h00in[7]ControlSwitchout[7]in[0]out[0]…...…...一个八位数据通路控制器的波
3、形：in[7:0]开关out[7:0]tt3102153262880215320000in[7]ControlSwitchout[7]in[0]out[0]…...…...带寄存器的八位数据通路控制器的波形in[7]ControlSwitchout[7]CLOCKDQ[7]CLOCKin[0]ControlSwitchout[0]DQ[0]out[7]out[0]带寄存器的八位数据通路控制器的Verilog描述`defineON1‘b1`defineOFF1‘b0wireControlSwitch;wireclockwire[7:
4、0]out,in;always@(posedgeclock)if(ControlSwith==`ON)out<=in;elseout<=out;带复位端和使能端的寄存器moduleregena(clock,ena,reset,R,Q);parametern=8;input[n-1:0]R;inputclock,enareset;output[n-1:0]Q;always@(posedgeclockornegedgereset)if(!reset)Q<=0;elseif(ena)Q<=R;endmoduleenaRclockDQQr
5、eset具有并行置数和使能控制输入的移位寄存器R1enawclockDQQresetQ1DQQ0R0load具有并行置数和使能控制输入的移位寄存器moduleshiftregs(R,load,ena,w,clock,Q,reset);input[3:0]R;inputw,load,ena,reset,clock;output[3:0]Q;reg[3:0]Q;integerk;always@(posedgeclockornegedgereset)if(!reset)Q<=0;elseif(load)Q<=R;elseif(ena)b
6、eginQ[0]<=W;for(k=1;k<4;k+1)Q[k]<=Q[k-1];endendmodule组合逻辑举例之二： 一个八位三态数据通路控制器`defineON1‘b1`defineOFF1‘b0wireLinkBusSwitch;wire[7:0]outbuf;inout[7:0]bus;assignbus=(LinkBusSwitch==`ON)?outbuf:8‘hzz…...…...outbuf[7]LinkBusSwitchbus[7]八位三态数据通路控制器的波形:outbuf[7:0]开bus[7:0]tt3
7、10215326288021532ZZZZLinkBusSwitch关outbuf[7]LinkBusSwitchbus[7]静态随机存储器（SRAM）Sel信号必须维持一定时间，直到经过两个反向器传递过来的Data信号可以自动保持；Data的驱动能力必须大于小反向器的驱动能力；用的三极管很少，可以把密度做得很高。SelData静态随机存储器（SRAM）阵列Sel0Data[0]Sel1Data[1]地址译码和SRAM块的读写DataoutputAddressAm-1A1A0Am-2writereadDatainputsel0se
8、l1Sel2m-2Sel2m-1地址译码器开关逻辑应用举例寄存器间数据流动的控制开关qdqdqdqdqdqdqdqdqdqdqdqdclock开关S1开关S2组合逻辑组合逻辑寄存器1寄存器2寄存器3开关逻辑应用举例寄存器间数据流动的控制开关cloc
