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1、第8章TMS320C54x的硬件设计典型的DSP硬件系统DSP(TMS320VC5416)电源模块HPI/McBSP扩展接口时钟电路存储器SRAMEPROM或FLASH复位电路D/AA/DJTAG接口DSP应用系统的设计根据需求写出任务说明书根据任务书确定技术指标DSP芯片及外围芯片总体设计确定软硬件分工软件设计说明书硬件设计说明书软件编程与调试硬件（.sch/.pcb）系统集成硬件调试系统测试、样机完成、中试、产品测试与生产电源复位电路时钟电路存储器接口DSP基本硬件系统电源设计DSP芯片引脚:CVdd,DVdd,Vss低电压供电采用双电源供电机制C54X系列大多数DSP芯片的电源
2、电压为5V、3.3V或2.5V。内核电压(CVdd)和I/O电压(DVdd)分开CVdd：工作电压为3.3V或2.5V或1.8VDVdd：工作电压一般为3.3V电源设计从5V电源产生，图8.2.2从3.3V电源产生，图8.2.3复位电路DSP芯片引脚:RS/复位状态复位：芯片内寄存器初始化复位，只要芯片引脚RS/为低，芯片始终处于复位状态，仅当RS/变为高电平后，芯片内的程序才可从FF80H地址开始执行DSP要求复位信号从低到高之前，时钟必须已经稳定工作了若干时间(100-200ms).寄存器：主要有ST0、ST1、PMST的状态ST0=1800H,ST1=2900H,PMST=FF
3、E0H复位电路硬件复位上电复位电路手动复位电路自动复位电路软件复位RESET指令CCS环境中,debug---resetCPU时钟电路DSP芯片的工作时间基准,工作频率如100MHz等,可通过软件编程调整DSP芯片引脚:X1(时钟输出)X2/CLKIN(时钟输入,外部参考时钟输入)两种时钟电路利用内部晶振电路（无源晶振）X1（输出）和X2（输入）之间连接晶体,图8.2.11利用外部时钟源（有源晶振,常用）利用外部晶振给定参考时钟输入,通过DSP的X2引脚,X1悬空,图8.2.10两个引脚：CLKIN/X2:输入引脚CLKOUT:主时钟输出引脚时钟频率工作频率(CLKOUT)与外部参考
4、时钟频率(CLKIN)间的关系CLKOUT=CLKIN*倍率早期DSP,常采用分频方式随着工作频率的增高,易引起高频干扰，不稳定近期的DSP,既可用倍频方式,也可用分频方式,可编程改变倍率可编程锁相环（PLL）可控制倍率,使能和释放PLL电路,为PLL设置延迟等PLL的配置PLL的硬件配置设定三引脚CLKMD1,CLKMD2和CLKMD3的电位,从而改变倍率.PLL的软件配置配置时钟模式寄存器CLKMD的值,改变倍率软件可编程PLL具有高度的灵活性，可提供各种时钟乘法器系数，且能直接接通和关断PLL.通过软件编程，可选择以下两种时钟工作模式：PLL模式(倍频):输入时钟CLKIN乘以
5、一个系数（该系数可取30多个值），这是靠PLL电路完成的。DIV模式(分频):输入时钟CLKIN除以2或4。此时，PLL电路关断,以使功耗最小。CLKMD:时钟工作方式寄存器是存储器映射寄存器，地址为0058H.可提供各种时钟乘法系数。PLLMUL:PLL的倍频乘数PLLDIV:PLL的分频除数PLLCOUNT:PLL计数器，每16个CLKIN到来后减1，以保证频率转换的可靠性。PLLON/OFF：PLL的通断位，与PLLNDIV一起决定PLL是否工作。PLLNDIV：PLL时钟发生器工作方式选择位，0：分频方式；1：倍频方式。PLLSTATUS：只读位，指示时钟发生器的工作方式。P
6、LLNDIVPLLDIVPLLMUL乘系数0x0-140.50X150.25100-14PLLMUL+110151110或偶数PLLMUL/2+0.511奇数PLLMUL/4思考：如：CLKMD分别设置为5007H,9007H,F007H,4000H,6000H时时钟电路的工作模式如何？倍率：6，10，1，0.5，0.5DSP芯片复位后，时钟方式由3个外部引脚(CLKMD1~CLKMD3)的状态决定表8.2.5,CLKMD复位值与时钟模式间的关系？DSP的工作频率一般，首先采用较低工作频率的DSP复位时钟模式，之后再通过软件重新配置CLKMD，使其工作在较高频率。P2888.3DSP
7、的电平转换电路设计各种电平的转换标准5VCMOS、5VTTL、3.3VTTL电平转换标准图8.3.13.3V和5V电平转换的四种情形5VTTL器件驱动3.3VTTL器件,只要3.3V器件能承受5V电压，就可直接相接。3.3VTTL器件驱动5VTTL器件,可直接相接。5VCMOS器件驱动3.3VTTL器件,只要3.3VTTL器件能承受5V电压，就可直接相接。3.3VTTL器件驱动5VCMOS器件,不能直接相接。DSP与外围器件的接口方法DSP的DVdd为3.
