Vivado使用误区与进阶_XDC约束IO篇上.pdf

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1、XDC约束技巧之I/O篇(上)《XDC约束技巧之时钟篇》中曾对I/O约束做过简要概括，相比较而言，XDC中的I/O约束虽然形式简单，但整体思路和约束方法却与UCF大相径庭。加之FPGA的应用特性决定了其在接口上有多种构建和实现方式，所以从UCF到XDC的转换过程中，最具挑战的可以说便是本文将要讨论的I/O约束了。I/O约束的语法XDC中可以用于I/O约束的命令包括set_input_delay/set_output_delay和set_max_delay/set_min_delay。其中，只有那些从FPGA管脚进入和/或输出

2、都不经过任何时序元件的纯组合逻辑路径可以用set_max_delay/set_min_delay来约束，其余I/O时序路径都必须由set_input_delay/set_output_delay来约束。如果对FPGA的I/O不加任何约束，Vivado会缺省认为时序要求为无穷大，不仅综合和实现时不会考虑I/O时序，而且在时序分析时也不会报出这些未约束的路径。本文以下章节将会着重讨论XDC接口约束和时序分析的基础，介绍如何使用set_input_delay/set_output_delay对FPGA的I/O时序进行约束。Inpu

3、t约束上图所示set_input_delay的基本语法中，是想要设定input约束的端口名，可以是一个或数个port；-clock之后的指明了对时序进行分析所用的时钟，可以是一个FPGA中真实存在的时钟也可以是预先定义好的虚拟时钟；-max之©Copyright2015XilinxPage1后的描述了用于setup分析的包含有板级走线和外部器件的延时；-min之后的描述了用于hold分析的包含有板级走线和外部器件的延时。上述这

4、些选项是定义Input约束时必须写明的，还有少数几个可选项，如-add_delay和-clock_fall用于DDR接口的约束。Output约束上图所示set_output_delay的基本语法中，是想要设定output约束的端口名，可以是一个或数个port；-clock之后的指明了对时序进行分析所用的时钟，可以是一个FPGA中真实存在的时钟也可以是预先定义好的虚拟时钟；-max之后的描述了用于setup分析的包含有板级走线和外部器件的延时；-m

5、in之后的描述了用于hold分析的包含有板级走线和外部器件的延时。上述这些选项是定义Output约束时必须写明的，还有少数几个可选项如-add_delay和-clock_fall用于DDR接口的约束。Setup/Hold时序分析我们知道约束是为了设计服务，而设置好的约束必须在时序报告中加以验证。所以，怎样理解时序分析中的检查规则就成了重中之重，这一点对I/O约束来说尤为重要。理解时序分析工具如何选取路径分析的发送端（Launch）和接收端（Capture）时钟沿（ClockEdges），在Setup和Ho

6、ld分析时又有怎样的具体区别，以及这些数字在时序报告中如何体现等等是设置正确I/O约束的基础。©Copyright2015XilinxPage2更具体的时序分析方法以及如何深入解读时序报告等内容将会在后续另开主题文章详述，这里仅就Setup/Hold分析时对时钟边沿的选择加以描述，便于以下章节的展开。Setup时序分析同步电路设计中，一般情况下，数据在时钟上升沿发送，在下一个时钟上升沿接收，发送的时钟沿称作LaunchEdge，接收沿称作CaptureEdge。时序分析中的SetupCheck跟CaptureEdge的选择息

7、息相关。在SDR接口的setup分析中，工具如下图这样识别发送和接收时钟沿。而在DDR接口的setup分析中，因为数据是双沿采样，所以发送和接收时钟沿变成上升（下降）沿发送，下降（上升）沿接收。Hold时序分析©Copyright2015XilinxPage3HoldCheck主要是为了保证数据在接收（采样）端时钟沿之后还能稳定保持一段时间，对Hold分析而言，同一个时钟沿既是LaunchEdge也是CaptureEdge，这一点对SDR和DDR（不论是中心对齐还是边沿对齐）都一样。Input接口类型和约束由于历史的原因，相

8、当一部分FPGA设计仍然在系统中起到胶合逻辑（GlueLogic）的作用，当然，如今的FPGA中嵌入了高速串行收发器和嵌入式处理器等，早就不仅仅局限于系统设计的配角，反而成为了其中的主角甚至是明星。但数据接口的同步一直是FPGA设计中的常见问题，也是一个重点和难点，很多设计不稳定都是因为数