硬件电子琴电路模块方案设计.ppt

硬件电子琴电路模块方案设计.ppt

ID:51633555

大小:1.38 MB

页数:52页

时间:2020-03-26

硬件电子琴电路模块方案设计.ppt_第1页
硬件电子琴电路模块方案设计.ppt_第2页
硬件电子琴电路模块方案设计.ppt_第3页
硬件电子琴电路模块方案设计.ppt_第4页
硬件电子琴电路模块方案设计.ppt_第5页
资源描述:

《硬件电子琴电路模块方案设计.ppt》由会员上传分享,免费在线阅读,更多相关内容在工程资料-天天文库

1、实验四硬件电子琴电路模块设计基础知识一、节拍1、在音乐中,时间被分成均等的基本单位,每个单位叫做一个“拍子”或称一拍。2、拍子的时值是以音符的时值来表示的,一拍的时值可以是四分音符(即以四分音符为一拍),也可以是二分音符(以二分音符为一拍)或八分音符(以八分音符为一拍)。例2/4,3/4等3、拍子的时值是一个相对的时间概念比如当乐曲的规定速度为每分钟60拍时,每拍占用的时间是一秒,半拍是二分之一秒;当规定速度为每分钟120拍时,每拍的时间是半秒,半拍就是四分之一秒。在本次实验中,最小的节拍是1/4拍,规定速度是每拍1秒。可以得到

2、,在我们把音符按照以1/4拍为单位存放到ROM里,而后以4HZ频率读取,则可以实现乐曲的节拍。基础知识二、音符与频率乐曲中不同的音符实质上表示的是不同频率的声音。只要产生不同频率的脉冲,再通过喇叭等播放出来即可。又由于方波容易用定时器产生,故使用方波脉冲。基础知识要产生音频脉冲:1、算出某一音频的脉冲的周期(1/频率)2、然后将此周期除以2,即为半周期的时间。3、利用定时器,计时这个半周期的时间,每当计时到后,就将输出脉冲的I/O反相。4、重复计时此半周期的时间再对I/O反相,就可以在I/O脚上得到此频率的脉冲。例如,频率为52

3、3Hz,其周期为1/523 S=1912uS,因此只要令计数器计时956,在每计数956次时就将I/O反接,就可得到中音DO(532Hz)。其计数值N可以根据以下公式得到:2N=Tr/Ti=Fi/Fr(Fi为内部时钟频率,Fr为对应音符频率)(Ti为内部时钟周期,Tr为对应音符周期)音符与频率对应表可以得到:如果以1MHZ为内部时钟频率,要发出低7SI音(494HZ),我们需要计数2024个1MZH时钟周期,其中,当计数到2024/2=1012个时钟时,将脉冲翻转一次。结合前述的节拍,如果要发出低7SI音1拍,则只要持续494H

4、Z方波1秒钟即可,如果按1/4拍单位存放到ROM里,ROM的读出时钟是4HZ,那低7SI音应该装载几个存储单元?本实验用FPGA实现乐曲的播放原理分三步1、将待播放的《梁祝》音乐音符存入ROM2、以4HZ频率读取ROM3、根据1MHZ的内部时钟要求,将读出的音符换算成应计数的数值4、以1MHZ为内部时钟,实现符合要求的方波信号。需要说明:由于DE2板上,只有50MHZ,27MZH有源晶振,故将用50MHZ进行分频实现12.5MHZ的时钟,在后续模块中再分频得到近似1MHZ时钟用27MHZ,分频得到4HZ频率。由于用QUANTUS

5、II自带仿真器,对这两个分频模块仿真时间较长,故这部分不要求仿真波形。硬件电子琴电路设计方案模块Speaker模块Speaker中的主要电路是一个数控分频器,它由一个初值可预置的加法计数器构成,当模块Speaker由端口Tone获得一个2进制数后,将以此值为计数器的预置数,对端口Clk12MHZ输入的频率进行分频,之后由Spkout向扬声器输出发声。模块TONE模块Tone是音阶发生器,当8位发声控制输入Index中某一位为高电平时,则对应某一音阶的数值将从端口Tone输出,作为获得该音阶的分频预置值;同时由Code输出对应该音

6、阶简谱的显示数码,如‘5’,并由High输出指示音阶高8度显示。增加乐曲自动演奏电路在原设计的基础上,增加一个Notetabs模块用于产生节拍控制(Index数据存留时间)和音阶选择信号,即在Notetabs模块放置一个乐曲曲谱真值表,由一个计数器的计数值来控制此真值表的输出,而由此计数器的计数时钟信号作为乐曲节拍控制信号,从而可以设计出一个纯硬件的乐曲自动演奏电路。1、构建一个工程名为songer的工程由File->NewProjectWizard,弹出对话框,设置文件夹目录,Project名称。注意,1)不能将文件夹放置在软

7、件安装目录下,应放在DATA盘上2)要求以自己的学号作为文件夹名暂无文件添加,按next,继续根据DE2实验平台,选择FPGA目标器件为:CycloneII系列:EP2C35F672C6仍然使用软件自带的综合仿真工具,所以按NEXT,继续Project建立总结,按Finish完成输入Speakera的Verilog文本由File->New,得如下对话框,选择VerilogHDLFile:将设计的Verilog程序输入,并存盘名为Speakera.v由File->new,弹出对话框,选择otherfiles->VectorWave

8、formFile将波形文件存盘为Speakera.vwf设定Speakera.v是目前的顶层文件由Processing->start->startannlysis&elaboration对程序进行初步的分析双击波形文件下的空白区,得到如下对话框,点击NoderF

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。