数电自测题(6-9章).doc

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1、第6章时序逻辑电路一、填空题1.任一时刻的稳定输出不仅决定于该时刻的输入，而且还与电路原来状态有关的电路叫。2.时序逻辑电路由和两部分组成。3.时序逻辑电路的功能表示方法有、、和。4.时序逻辑电路按触发器时钟端的连接方式不同可以分为和两类。5.可以用来暂时存放数据的器件叫。6.N级环形计数器的计数长度是；N级扭环形计数器的计数长度是；N级最大长度移存型计数器的计数长度是。7.在工作速度要求较高时，在同步计数器和异步计数器两者之中，应选用。8.3级触发器若构成环型计数器，其模值为，若构成扭环型计数器，则其模值为。9.由4级触发器构成的寄存器可以存入位

2、二进制代码。10.由8级触发器构成的二进制计数器模值为。11．由8级触发器构成的十进制计数器模值为。12.一般地说，模值相同的同步计数器比异步计数器的结构，工作速度。13.已知进制加法计数器的状态转换图如图6.1所示，它是采用编码的计数器。图6-1；14.移位寄存器的主要功能有、、、。15．按计数器中各触发器状态更新的情况不同，可将计数分为、两种类型。16.由8个触发器构成的二进制计数器，它的计数状态最多为个。17．集成计数器的模值是固定的，但可以用法和法来改变它们的模值。18．通过级联方法，把两片4位二进制计数器74LS161连接成为8位二进制计

3、数器后，其最大模值是。19.通过级联方法，把3片4位十进制计数器74LS160连接成为12位十进制计数器后，其最大模值是。20.在设计序列信号检测器时，如果被检测的序列信号的序列长度是7位，则用于表示该电路的最简原始状态转换图的状态个数是个。二、单向选择题1．由3级触发器构成的环型和扭环型计数器的计数模值依次为（）。①8和8②6和3③6和8④3和62.构成模值为256的二进制计数器，需要（）级触发器。①2②128③8④2563.同步计数器是指（）的计数器。①由同类型的触发器构成；②各触发器时钟端连在一起，统一由系统时钟控制；③可用前级的输出做后级触

4、发器的时钟；④可用后级的输出做前级触发器的时钟；4.由10级触发器构成的二进制计数器，其模值为（）。①10②20③1000④10245.同步4位二进制计数器的借位方程是，则可知B的周期和正脉冲宽度为（）。①16个CP周期和2个CP周期；②16个CP周期和1个CP周期③8个CP周期和8个CP周期；④8个CP周期和4个CP周期6.在设计同步时序电路时，检查到不能自行启动时，则（）。①只能用反馈复位法清零；②只能用修改驱动方程的方法；③必须用反馈复位法清零并修改驱动方程；④可以采用反馈复位法（置位法），也可以采用修改驱动方程的方法保证电路能自行启动。7.

5、已知是同步十进制计数器的触发器输出，若以Q3作进位，则其周期和正脉冲宽度是（）。①10个CP脉冲，正脉冲宽度为1个CP周期②10个CP脉冲，正脉冲宽度为2个CP周期③10个CP脉冲，正脉冲宽度为4个CP周期④10个CP脉冲，正脉冲宽度为8个CP周期8.若4位同步二进制加法计数器当前的状态是0111下一个输入时钟脉冲后，其内容变为（）。①0111;②0110；③1000；④00119.若4位二进制加法计数器正常工作时，由0000状态开始计数，则经过43个输入计数脉冲后，计数器的状态应是（）。①0011；②1011；③1101；④111010.设计一个

6、能存放8位二进制代码的寄存器，需要（）个触发器。①8；②4；③3；④211.一个4位移位寄存器原来的状态为0000，如果串行输入始终为1，则经过4个移位脉冲后寄存器的内容为（）。①0001；②0111；③1110；④111112.用触发器设计一个同步十七进制计数器所需要的触发器数目是（）。①2；②3；③4；④513.可以用来实现并／串转换和串／并转换的器件是（）。①计数器；②移位寄存器；③存储器；④全加器14.在下列器件中，不属于时序逻辑电路的是（）。①计数器；②移位寄存器；③全加器；④序列信号检测器15．在下列功能表示方法中，不适合用于时序逻辑电

7、路功能表示方法的是（）。①状态转换图；②特性方程；③卡诺图；④数理方程16.可以用来暂时存放数据的器件是（）。①计数器；②寄存器；③全加器；④序列信号检测器17.5级最大长度移存型计数器的产生的序列信号的序列长度是（）。①5；②10；③31；④3218.能够比较方便构成顺序脉冲信号发生器的电路是（）。①环形计数器；②扭环形计数器；③移位寄存器；④序列信号检测器19.用反馈复位法来改变由8位二进制加法计数器的模值，可以实现（）模值范围的计数器。①l~15；②l~16；③1~32；④1~25620.用反馈复位法来改变由8位十进制加法计数器的模值，可以实

8、现（）模值范围的计数器①1~10；②1~16；③1~99；④1~10021.异步计数器设计时，比同步计数器设计多增加的设计