PLL电路的基本工作原理.docx

PLL电路的基本工作原理.docx

ID:51769666

大小:147.95 KB

页数:4页

时间:2020-03-15

PLL电路的基本工作原理.docx_第1页
PLL电路的基本工作原理.docx_第2页
PLL电路的基本工作原理.docx_第3页
PLL电路的基本工作原理.docx_第4页
资源描述:

《PLL电路的基本工作原理.docx》由会员上传分享,免费在线阅读,更多相关内容在行业资料-天天文库

1、PLL电路的基本工作原理1.1PLL电路的三大组成各部分Phaselockloop锁相环电路适用于生成与输入信号同步的新的信号电路。PLL电路基本上由三大部分组成:鉴相器MC145152环路滤波器LPF压控振荡器MC1648分频器MC12017频率输出1)鉴相器(phasedetector)鉴相器用于检测出两个输入信号的相位差。鉴相器的工作方式多种多样,大部分是数字方式的,也有模拟方式工作的鉴相器,主要方式检测出两个信号上升沿的差。2)环路滤波器(loopfilter)环路滤波器是将鉴相器输出的含有波纹的直流信号平均化,将次变换为交流成分较少的低通滤波器。环路滤波器滤除了滤除波纹的功能

2、外,还有一个重要的功能,即决定稳定进行PLL环路控制的传输特性。稳定的PLL电路的环路滤波特性是非常重要的。关系到整个系统的性能。3)压控振荡器(voltagecontrolledosillator)压控振荡器就是用输入的直流信号控制振荡频率,它是一种可变频振荡器。1.1.2PLL的应用与频率合成器在图中可以看到,将输入信号与VCO输出信号进行比较,控制两个信号使其保持相位同步。两个输入信号同相位,当然也可以对频率进行同样的控制,这样一来就可以是VCo输出的振荡频率能够跟踪输入信号的频率了。这时,VcO的振荡频率变化由环路滤波器的时间常数决定。时间常数越大,频率的变化越慢;时间常数越小

3、,频率变化越快。这样,VCo的振荡频率同步跟踪输入信号的频率。在图中若跟踪速度设计得当,由VCO可得到接受信号或与电磁波同步的信号。例如,接受电磁波信号中叠加有噪声时,VCO立即停止接收该信号,不收噪声影响,VCO与接收信号平品均频率稳定同步,并持续振荡。另外,在图中,若VCO输出与鉴相器输入之间接入分频器,则输入频率与VCO输出频率的分频频率同步。也就是说,VCO的振荡频率对输入信号的分频频率进行控制。因此,若在PLL输入信号中加上由晶振等产生的稳定频率信号,并对分频器的频率进行切换,则由VCO的输出得到与输入频率同样精度的分频信号。这就是PLL方式频率和成器的原理。1.2.1PLL

4、电路以及频率合成器的构成无论是工业还是民用,PLL电路的应用范围都极其广泛1.2.2输出为输入N倍频的方法PLL电路是将输入波形与VCo震荡波形的相位进行比较,使其输入频率与VCO振荡频率同步的电路。VCO输出经过分频器后的信号与输入波形的相位进行比较,输入频率与分频后的频率为相同的频率,即VCO的振荡频率与分频后的频率同步。具有由外部的任意的整数值部设定分频功能的分频器称为可编程分频器(programabledevider)1.2.3输出为输入N/M倍频的方法由图所示,输出频率设定分辨率等于相位比较频率。因此,PLL电路的输出频率精度由输入信号的精度决定。为此,对于频率的合成器等,一

5、般由晶振产生输入信号。然而,廉价的晶振振荡频率的稳定度往往不尽如人意。为此,想要得到更高的设定分辨率时,采用在回路的鉴相器前增加一个1/M的分频器进行再分频是一个理想的办法。此外,还可以利用输出部分接入分频电路的方法在图中构成的PLL电路中,为了拓宽频率合成器的输出频率范围,在宽范围内取分频系数,相应的VCO振荡频率也要在带宽的范围内改变。然而正如前文说的那样,分频的系数范围变宽,作为PLL电路的传输函数也要随着变化,VCO很难输出很高纯度的信号。另外,可变VCO的振荡频率范围也是有限的。一般来说,振荡频率的范围宽,则VCO输出信号纯度的纯正度也随之降低。输出波形方波形时,在VCO输出

6、部分接入分频器,可以拓宽输出频率范围。例如,VCo正当频率范围即使为1~10MHZ,若输出分频器的分频系数N设定为10,100,1000,……..则也可以得到价低的频率。1.2.4输出为输入的NxM倍频的方法(增设前置频率衰减器)为了实现数字式切换改变PLL电路的输出频率,可使用的变成分频器,但要自由设定分频系数,分频内部构成变得很复杂,高速响应也难以实现。通用可编程分频器的上限频率为10MHZ左右。分频系数固定,而工作的频率扩展到GHZ的电路称为前置频率倍减器,这是如果在vco与可编程分频器之间接入被称为前置频率倍减器的1/M分频器的方法,频率合成器的频率也可能达到GHZ数量级。但是

7、,这种评估方法牺牲了前置频率倍减器所有分频系数设定的分辨率。为此,可采用称为脉冲吞没式的计数器。1.2.5PLL电路与DDS的组合方式若提高PLL电路的设定频率,则分频系数变大,相位比较频率变低。为此,改变设定值时,PLL电路的响应速度变慢。另外,环路增益随着分频率的增高而下降,输出波形的纯正度变坏。随着LSI技术的发展,直接数字频率和成器的DDS构成信号发生器已经实用化。DDS构成的正弦波发生器,它是由加法器与锁存器构成的累加器组成。每当外来

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。