FPGA开发功耗管理攻略.pdf

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1、功耗管理攻略:19招降低20nmUltraScaleFPGA器件功耗作者:SteveLeibson,赛灵思战略营销与业务规划总监在绝大部分使用电池供电和插座供电的系统中,功耗成为需要考虑的第一设计要素。Xilinx决定使用20nm工艺的UltraScale器件来直面功耗设计的挑战,本文描述了在未来的系统设计中,使用Xilinx20nm工艺的UltraScaleFPGA来降低功耗的19种途径。1.制造工艺:TSMC使用20SoC工艺来生产Xilinx20nm的UltraScale器件,该工艺采用TSMC第二代gate-lastHKMG(high-K绝缘层+金属栅极)技术和第三代S

2、iGe(silicon-germanium)应变技术来实现在低功耗时提高性能。跟TSMC28nm工艺相比,20SoC工艺技术能做到器件密度增加1.9倍,同时速度提升30%。2.电压调整:TSMC20SoC工艺有两种模式,一种是高性能模式(Vcc=0.95V),还有一种是低功耗模式(Vcc=0.9V)。20SoC高性能模式与TSMC28HP和28HPL工艺相比,能提供更高的性能以及更低的静态功耗。低功耗模式跟TSMC28HP工艺相比,静态功耗要低65%,使用TSMC20SoC工艺制造的器件的Vcc空间使得Xilinx能选择功耗分布曲线上的合适的部分,即在Vcc降低到0.9V时,在

3、性能上仍然有不错的表现,但此时的动态功耗却可以下降大约10%。©Copyright2014Xilinx图1:20nm工艺UltraScale器件,性能和功耗对比:非常显著的优势3.选择功耗最低的器件:Xilinx20nmUltraScaleFPGA中,在0.95V或者0.9V下都可以工作的器件被定义为-1L,这是基于它们在0.95V下的速度等级来定义的。-1LUltraScale器件的性能和0.95V,速度等级为-1的器件性能相同,和工作在0.9V,速度等级为-1的器件性能也一致,但是-1L的定义表示,这类器件的静态功耗是特别低。在0.9V时,光是Vcc的下降就可以使得静态功耗

4、下降大约30%。相比其他UltraScaleFPGA器件,Xilinx对-1L器件的速度和漏电有着更加严格的定义标准,换句话说,只有那些漏电最低、性能最高的UltraScale器件才能称为-1L器件。4.管理3DIC的工艺变动:20nmUltraScaleFPGA规模较大,实际上是3DIC,采用了Xilinx第二代堆叠硅片互联(SSI)技术,它可以把一个封装里的多个FPGAdie连接起来。Xilinx通过在一个封装中组合较高和较低漏电的die(都在说明书中)来控制整个3DIC的静态漏电功耗,结果是整个封装器件的漏电功耗要远远低于只使用一个die(具备相同可编程逻辑容量)的封装。

5、5.通过3DIC集成来缩减I/O功耗:和传统的多芯片设计相比,在具备相同的I/O带宽的情况下,基于SSI的3DIC技术可以使I/O互连功耗减小100倍。这个激动人心的结果就是通过把所有的连接都保留在芯片内部来实现的,与把信号驱动到芯片外部相比,这种做法的功耗显著降低,这种设计理念可以在低功耗的情况下获得令人难以置信的高速度。6.低功耗设计不仅仅停留在工艺级别:在20nm工艺节点上,Xilinx从每一个角度去聚焦功耗效率。基于动态功耗能减少的百分比,Xilinx对很多选项都进行了评估,每一项都会产生相应的风险以及实现的时间。每一个降低功耗的技术,它在性能、成本、设计流程方法以及总

6、体进度方面的影响也会被评估,被挑选出来的选项最终实现在所有Xilinx20nmUltraScale器件中。©Copyright2014Xilinx7.类似ASIC的时钟设计使得功耗降低:跟所有以往的FPGA架构相比,UltraScale架构中的时钟布线和时钟buffer进行了彻底地重新设计,可以提供更大程度的灵活性。在纵横两个方向上,大量的时钟布线和时钟分布路径产生了许许多多的全局时钟buffer,数量是以往架构中的20倍以上,那个架构有着无数个布局的选项。实际上,在一个UltraScaleFPGA中,时钟网络的“中心点”(时钟偏移开始累积的起始点)可以被放在任何一个时钟域。和

7、ASIC相同的是,哪里需要时钟,哪里的时钟网络才开始工作。UltraScale架构可以向可编程逻辑设备提供偏移最小、性能最快的时钟网络,这些时钟网络只有在源需要向目的发送时钟信号时才产生功耗。图2:UltraScale类ASIC时钟设计8.精细化的时钟门控:可以通过精细化的时钟门控技术来进一步降低动态时钟功耗。在一个设计中,当相关逻辑不需要工作的时候,可以动态门控关闭时钟驱动。这个特性可以静态或者以一个时钟周期的粒度来动态执行。最大的20nmUltraScale器件中,除了常见的全局门控时钟

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