Verilog_HDL十进制计数器实验Quartus90非常详细的步骤.pdf

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1、实验二十进制计数器实验该实验将使用Verilog硬件描述语言在DE2-70开发平台上设计一个基本时序逻辑电路——1位十进制计数器。通过这个实验，读者可以了解使用Quartus工具设计硬件的基本流程以及使用QuartusII内置的工具进行仿真的基本方法和使用SignalTapII实际观察电路运行输出情况。SignalTapII是Quartus工具的一个组件，是一个片上的逻辑分析仪，可以通过JTAG电缆将电路运行的实际输出传回Quartus进行观察，从而省去了外界逻辑分析仪时的很多麻烦。实验步骤3.1建

2、立工程并完成硬件描述设计1.打开QuartusII工作环境，如图3-1所示。图3-1QuartusII工作环境界面2.点击菜单项File->NewProjectWizard帮助新建工程。参看图3-2。图3-2选择NewProjectWizard打开Wizard之后，界面如图3-3所示。点击Next，如图3-3。第23页共208页实验二十进制计数器实验图3-3NewProjectWizard界面3.输入工程工作路径、工程文件名以及顶层实体名。这次实验会帮助读者理解顶层实体名和工程名的关系，记住目前指定

3、的工程名与顶层实体名都是Counter10，输入结束后，如图3-4所示。点击Next。图3-4输入设计工程信息4.添加设计文件。界面如图3-5所示。如果用户之前已经有设计文件（比如.v文件）。第24页共208页实验二十进制计数器实验那么再次添加相应文件，如果没有完成的设计文件，点击Next之后添加并且编辑设计文件。图3-5添加设计文件5.选择设计所用器件。由于本次实验使用Altera公司提供的DE2-70开发板，用户必须选择与DE2-70开发板相对应的FPGA器件型号。在Family菜单中选择Cyc

4、loneII，Package选FBGA，PinCount选896，Speedgrade选6，确认Availabledevices中选中EP2C70F896C6，如图3-6。图3-6选择相应器件6.设置EDA工具。设计中可能会用到的EDA工具有综合工具、仿真工具以及时序第25页共208页实验二十进制计数器实验分析工具。本次实验中不使用这些工具，因此点击Next直接跳过设置。如图3-7。图3-7设置EDA工具7.查看新建工程总结。在基本设计完成后，QuartusII会自动生成一个总结让用户核对之前的设计

5、，如图3-8所示，确认后点击Finish完成新建。图3-8新建工程总结在完成新建后，QuartusII界面中ProjectNavigator的Hierarchy标签栏中会出现用户正第26页共208页实验二十进制计数器实验在设计的工程名以及所选用的器件型号，如图3-9所示。图3-9观察正在设计的工程8.培养良好的文件布局。点击菜单项Assignments->Device，选中CompilationProcessSettings选项卡，勾上右边的SaveProjectoutputfilesinspeci

6、fieddirectory，输入路径(一般为debug或者release)，如图3-10所示。注意：使用相对路径.release，以便将工程文件拷贝在不同的PC机上运行。图3-10指定单独的编译结果文件目录（相对路径）9.添加所需设计文件。点击菜单项File->New或者点击图标新建一个设计文件，选择VerilogHDLFile，如图3-11所示，点击OK。建立Verilog源代码文件。第27页共208页实验二十进制计数器实验图3-11选择设计文件类型输入如下VerilogHDL语言的设计代码：m

7、oduleCounter(iclk，rst_n，q，overflow);inputiclk;inputrst_n;outputreg[3:0]q;outputoverflow;always@(posedgeiclkornegedgerst_n)beginif(~rst_n)q<=4'h0;elsebeginif(4'h9==q)q<=4'h0;elseq<=q+4'h1;endendassignoverflow=4'h9==q;endmodule第28页共208页实验二十进制计数器实验10.保存设计

8、。点击菜单项File->Save、点击图标或者使用快捷键Ctrl+S保存设计，如图３-12所示。给设计文件命名Counter，与模块名相同，注意不是Counter10，点击保存。图3-12保存设计文件11.分析与综合。点击菜单项Processing->start->StartAnalysis&Synthesis、点击图标或者使用快捷键Ctrl+K执行分析与综合。参看图3-13。图3-13执行startAnalysis&Synthesis（开始分析与综合）分析与综合完成