2004~2005学年第二学期《数字逻辑》考试试题(B卷)答案.ppt

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1、北京工业大学计算机学院2004~2005学年第二学期《数字逻辑》考试试题（B卷）考试时间：2005年6月24日13时30分至15时05分学号:姓名：成绩：答案_题号：一二三四得分：一.填空题（每题2分，共24分）1.数制转换2.已知(0101100001100001)8421，若以十进制数10000为模，它的补数是()8421。3.已知[x]反=10010111，请写出：[x]原=；[x]补=；x=。4.写出十进制数72的8421码、2421码和余3码的BCD代码。(72)10()8421()2421()余3码5.

2、已知函数写出其对偶式：1二.简答题（每题6分，共24分）1.已知2.写出下面时序电路输出端Q的状态方程，并画出次态卡诺图。3.已知二进制自然代码（F3F2F1F0）转换为格雷码（G3G2G1G0）的逻辑电路如下，请直接画出格雷码转换为二进制自然代码的逻辑电路。=1=1=1G3F3F2F1F0G2G1G0求的最简与或式和最简或与式。&&=11QQCPDQBACP00011110010d01d11dABC最简与或式最简或与式或=1=1=1F3F2F1F0000111100011011100ABQQt+1次态卡诺图：状态方

3、程：24.应用74LS139译码器和最少的与非门实现全减器。74LS1391.分析由74LS153组成的如下电路，要求写出真值表并回答其功能。（6分）三.分析题（共22分）ABCDJ0000000111010110110110010101001100011111真值表：1ABCBC&&JDABCFG0000000110010100110110010101011100111111真值表：答：这是一个全加器。33.根据下图画出电路输出波形。（8分）/CLRS1S0CLK功能0×××清零100保持101右移110左移

4、111置数74LS194功能表CLK/CLRQAQBQC2.根据下图电路画出状态图，并回答其功能。（8分）上电清零CJ=0CJ=111/000/100/001/110/101/010/011/1AiBi/Hi答：这是一位二进制串行加法器。4四.设计题（每题10分，共30分）1.应用两个四位二进制数加法器为主要器件设计一位8421码加法器。四位二进制数加法器四位二进制数加法器解：设两个加数分别是A3A2A1A0和B3B2B1B0，和为H3H2H1H0。第一个加法器完成四位二进制加法运算，第二个加法器完成加六修正。加六

5、修正的判断条件是二进制加法之和超出8421编码范围，其卡诺图如下：00011110000010010010110011100011S3S2S1S0≥1&000COUT解毕。52.用下降沿触发的D-FF设计三位格雷码同步计数器，要求写出状态图、状态表和激励方程，画出电路图。（10分）解：三位格雷码同步计数器的状态图。000001011010110111101100二进制状态表：卡诺图：QtQt+100000100101101011001101010000010110011011111110100011110000111

6、01110001011010101100Q2Q1Q0Q2(t+1)Q1(t+1)Q0(t+1)激励方程：电路图略，注意是下降沿触发。解毕。63.用VerilogHDL描述一位余3码的同步加一计数器，要求：具有同步清零的功能，将计数器的状态输出。（10分）moduleup_count(clk,clr,q);inputclk;inputclr;output[3:0]q;reg[3:0]q;always@(posedgeclk)beginif(clr)q=4’b0011;elseif(q[3:0]==4’b1100)q=4

7、’b0011;elseq=q+1;endendmodule7（草稿页）8