译码器的设计.doc

《译码器的设计.doc》由会员上传分享，免费在线阅读，更多相关内容在应用文档-天天文库。

1、EDA实验报告书课题名称3-8译码器的设计实验目的1、通过一个简单的3－8译码器的设计让学生掌握组合逻辑电路的设计方2、初步掌握VHDL语言的常用语句3、掌握VHDL语言的基本语句及文本输入的EDA设计方法设计要求设计一个3—8译码器使其满足如下真值表3-8译码器真值表选通输入二进制输入译码输出S0S1S2ABCY0Y1Y2Y3Y4Y5Y6Y7X1XXXX11111111XX1XXX111111110XXXXX111111111000000111111110000110111111100010110111111000111110

2、1111100100111101111001011111101110011011111101100111111111101、采用原理图输入法利用门电路进行设计并实现仿真、下载。2、利用VHDL语言输入进行设计并进行仿真。设计思路1、根据74138的功能，当S0=1，S1=0，S2=0时译码器处于工作状态。否则译码器被禁止，所有输出端被封锁在高电平。由真值表画出卡诺图，再写出对应表达式，再画出电路。2、使用VHDL语言时，应注意头文件以及各种输入的格式，使用IF语句，CASE语句设计电路，最后再用END语句结束程序。设计原理图及源

3、程序1）3-8译码器的设计原理图：2）3-8译码器的设计源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYthreeISPORT(s0,s1,s2,a,b,c:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDthree;ARCHITECTUREBEHAVOFthreeISSIGNALABC:STD_LOGIC_VECTOR(2DOWNTO0);BEGINABC<=c&b&a;PROCESS(ABC,S0,S1,S2)BEGINIF(S

4、0='1'ANDS1='0'ANDS2='0')THENCASEABCisWHEN"000"=>Y<="";WHEN"001"=>Y<="";WHEN"010"=>Y<="";WHEN"011"=>Y<="";WHEN"100"=>Y<="";WHEN"101"=>Y<="";WHEN"110"=>Y<="";WHEN"111"=>Y<="";WHENOTHERS=>Y<="";ENDCASE;ELSEY<="";ENDIF;ENDPROCESS;ENDBEHAV;仿真波形图1）与非门设计对应波形图：2）程序设计对应波形图：实验

5、结果1）与非门设计对应延迟：2）程序设计对应延迟：问题讨论比较此实验中两种输入法哪种要好一些，好在哪里？答：使用与非门设计电路对应延时比使用程序对应延时时间短，原因是程序的每步执行都需要一定的时间，其时间比调用库中的与非门所需时间长。使用VHDL语言，设计描述与硬件无关，具有强大的硬件描述能力，设计方式多种多样。教师评分操作成绩报告成绩教师签名日期