数字集成电路复习期末考试题型.doc

《数字集成电路复习期末考试题型.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、一、填空（每空3分，共48分）1．动态电路是指。2．PLA是指。3．时钟偏差指，时钟正偏差对电路的影响是。4．列举三种克服电容串扰的方法，，。5．三输入或非门的本征延时p=，逻辑功效g=。6.图1中，存放在地址2处的数据值为。7．输入信号为A、B、C、D，若要实现逻辑，采用互补CMOS，伪NMOS，和动态逻辑所需要的晶体管的数目分别是，，。8．图2所示的电路中，P的逻辑表达式为。9．列举两个MOS器件的寄生电容，。二、A和B是加法器的输入，Ci是进位输入，则其进位输出。（1）试利用互补CMOS结构实现该全加器的进位电路（尽量使用较少的晶体管实现较高的性能）；（2

2、）并确定使其Tphl和Tplh近似相等所需的晶体管尺寸（以最小尺寸反相器为标准，反相器中(Wp/Lp)/(Wp/Lp)=2/1）。（12分）三、下图给出了一种基于锁存器的触发器，（1）判断该寄存器是上升沿触发还是下降沿触发并分析此触发器的基本工作原理；（2）判断其三个基本时间参数分别应满足什么条件？（10分）四、采用逻辑功效（LogicEffort）确定下图中门x和y的最佳晶体管尺寸。（10分）五、（1）画出利用传输管逻辑实现与操作的基本电路图；（2）分析传输管电路的优缺点；（3）列举两种克服传输管逻辑缺点的解决方法。（10分）六、右图是一般的进位选择加法器原理

3、图，图中阴影部分显示了关键路径延时。请从结构上对其进行优化，并说明原因（10分）教务处印制　　　　　　　　　　　　　　　　　　　　　　　共2页　　第2页西北工业大学命题专用纸