数字集成电路--试卷A.doc

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1、杭州电子科技大学考试卷（A）卷考试课程集成电路原理考试日期成绩课程号教师号任课教师姓名考生姓名学号（8位）年级专业注：KPn=50uA/V2，KPp=17uA/V2，Vthn=0.83V,Vthp=-0.91V,λ=0.06第一部分：填空（每空2分，共20分）1、TSMC的中文名称是：（）（A）台联电；（B）台积电；（C）中芯国际；（D）华宏半导体。2、Wafer的中文名称是：（）（A）单晶硅；（B）芯片；（C）晶片；（D）裸芯片。3、半导体工艺中，P型半导体掺杂方式为：（A）（A）掺入的杂质为

2、硼或其他三价元素；（B）掺入的杂质为磷等五价元素；（C）既掺入的杂质为硼或其他三价元素，也掺入的杂质为磷等五价元素；（D）掺入的杂质为金属元素。4、CMOS工艺的改进会引起门的尺度越变越小，（D）（A）阀值电压随之比例缩小；（B）供电电压随之比例缩小；（C）频率随之比例提升；（D）总体供电电压在缩小但并不像尺寸缩小那么快。5、CMOS闩锁效应：（D）（A）短沟道器件的阀值电压随着时间会发生漂移；（B）造成芯片使用一段时间后就不能正常工作；（C）可以通过降低电压解决；（D）在阱和衬底之间形成寄生的

3、n-p-n-p会导致器件短路。6、当反相器的输入为VDD时：（D）（A）P管导通，N管关闭；（B）P管和N管都关闭；（C）P管和N管都开；（D）P管关闭，N管导通。7、触发器和锁存器的区别是：（C）（A）触发器比锁存器快；（B）触发器比锁存器面积小；（C）触发器是边沿有效，而锁存器是电平有效；（D）两者没有区别。8、导线的集总模型（Lumpedmodel）认为：（D）（A）导线主要寄生电阻特性；（B）导线一端的电压可以毫无损失的传输到另一端；（C）导线的寄生电阻、电容或电感特性随着导线的长度而变

4、化；（D）导线可以等价为一个电阻、电容或电感。9、由相同的P管与N管构成的CMOS的三大基本门（负载电容一样大）：反相器、与非门、或非门，哪个的延时最大（A）（A）或非门；（B）与非门；（C）反相器；（D）三个门延时一样。10、同步电路和异步电路的区别是（B）（A）同步电路易于设计，异步电路难设计；（B）同步电路的所有触发器的时钟输入端都接同一个时钟脉冲源，而异步电路没有统一的时钟；（C）同步电路没有锁存器，异步电路有；（D）没有区别。第三部分：名词解释（每题2.5分，共10分）1、CMOS2、

5、摩尔定律3、污染延时（contaminationdelay）4、时钟抖动（clockJitter）三、简单题（每小题6分，共30分）1、集成电路制造工艺主要有哪些步骤？2、CMOS数字集成电路动态功耗分别与什么因素有关，有哪些降低动态功耗的办法？3、半定制数字电路设计流程是怎样的？4、举例说明，如何进行数字集成电路优化设计？5、存储器主要有那几种形式，它们的区别？四、解答题（每小题10分，共40分）1、写出下图的逻辑表达式：(a)(b)2、画出表达式(a)x=ab+cd,(b)x=a+b的CMO

6、S原理图：3、按照右边的图例，画出左边原理图的棒状。4、如下图，两触发器想同，其Tsetup为1ns，Thold为1ns，Tclk-q为2ns，污染延时Tclkcd为0.5ns；两个触发器之间为逻辑电路，由三部分组成：logic1、logic2和logic3，logic1的最长延时为2ns，污染延时为1ns；logic2的最长延时为1ns，污染延时为0.5ns；logic3的最长延时为2ns，污染延时为0.5ns。请问该电路的工作频率为多少？是否存在时序违规问题，为什么？