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《数字逻辑实验资料报告材料-Verilog时序逻辑设计.doc》由会员上传分享，免费在线阅读，更多相关内容在行业资料-天天文库。
1、电子科技大学实验报告学生：任彦璟学号：18指导教师：吉家成米源王华一、实验项目名称：Verilog时序逻辑设计二、实验目的：掌握边沿D触发器74x74、同步计数器74x163、4位通用移位寄存器74x194，的工作原理。设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR：LinearFeedbackShiftRegister）计数器。设计同步计数器74x163。三、实验容：1．设计边沿D触发器74x74。2．设计通用移位寄存器74x194。3．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器。4．设计4位同步计数器74x163。四
2、、实验原理：74x74逻辑电路图74x194逻辑电路图3位LFSR逻辑电路图74x163逻辑电路图上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述五、实验器材（设备、元器件）：PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE14.7开发工具、DigilentAdept下载工具。六、实验步骤：实验步骤包括：建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试。七、关键源代码及波形图：1．D触发器的Verilog代码源码如下modulev
3、r74x74(CLK,D,PR_L,CLR_L,Q,QN);inputCLK,D,PR_L,CLR_L;outputQ,QN;wirew1,w2,w3,w4;nand(w1,PR_L,w2,w4);nand(w2,CLR_L,w1,CLK);nand(w3,w2,CLK,w4);nand(w4,CLR_L,w3,D);nand(Q,PR_L,w2,QN);nand(QN,Q,w3,CLR_L);endmoduleinitialbeginCLK=0;PR_L=1;CLR_L=1;D=0;#4D=1;#2D=0;#8D=0;#2D=1;#13CLR_L=0;#10CLR
4、_L=1;#10PR_L=0;#5D=0;#10PR_L=1;endalwaysbegin#5CLK=~CLK;endendmodulemodulevr74x74_tb;//InputsregCLK;regD;regPR_L;regCLR_L;//OutputswireQ;wireQN;//InstantiatetheUnitUnderTest(UUT)vr74x74uut(.CLK(CLK),.D(D),.PR_L(PR_L),.CLR_L(CLR_L),.Q(Q),.QN(QN));仿真结果如下图所示检查输入输出关系，设计无误。2．4位通用移位寄存器74x194
5、moduleVr74x194(CLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D,QA,QB,QC,QD);inputCLK,CLR_L,LIN,RIN,S1,S0,A,B,C,D;outputQA,QB,QC,QD;wireCLK_D;wireCLR_L_D;wireS1_L,S1_H;wireS0_L,S0_H;wireQAN,QBN,QCN,QDN;wirew1,w2,w3,w4,w5,w6,w7,w8,w9,w10;wirew11,w12,w13,w14,w15,w16,w17,w18,w19,w20;buf(CLK_D,CLK);buf(CLR
6、_L_D,CLR_L);not(m1,S1);not(m0,S0);and(n1,S0,m1,RIN);and(n2,S0,S1,A);and(n3,m0,m1,QA);and(n4,m0,S1,QB);and(n5,S0,m1,QA);and(n6,S0,S1,B);and(n7,m0,m1,QB);and(n8,m0,S1,QC);and(n9,S0,m1,QB);and(n10,S0,S1,C);and(n11,m0,m1,QC);and(n12,m0,S1,QD);and(n13,S0,m1,QC);and(n14,S0,S1,D);and(n15,m0,m
7、1,QD);and(n16,m0,S1,LIN);or(p1,n1,n2,n3,n4);or(p2,n5,n6,n7,n8);or(p3,n9,n10,n11,n12);or(p4,n13,n14,n15,n16);vr74x74q1(CLK_D,p1,1'b1,CLR_L_D,QA,QAN);vr74x74q2(CLK_D,p2,1'b1,CLR_L_D,QB,QBN);vr74x74q3(CLK_D,p3,1'b1,CLR_L_D,QC,QCN);vr74x74q4(CLK_D,p4,1'b1,CLR_L_D,QD,QDN);endmodule源码如下:S1
