数电-第七章-第2部分随机存取存储器(RAM)课件.ppt

数电-第七章-第2部分随机存取存储器(RAM)课件.ppt

ID:57001860

大小:744.50 KB

页数:18页

时间:2020-07-26

数电-第七章-第2部分随机存取存储器(RAM)课件.ppt_第1页
数电-第七章-第2部分随机存取存储器(RAM)课件.ppt_第2页
数电-第七章-第2部分随机存取存储器(RAM)课件.ppt_第3页
数电-第七章-第2部分随机存取存储器(RAM)课件.ppt_第4页
数电-第七章-第2部分随机存取存储器(RAM)课件.ppt_第5页
资源描述:

《数电-第七章-第2部分随机存取存储器(RAM)课件.ppt》由会员上传分享,免费在线阅读,更多相关内容在教育资源-天天文库

1、7.2随机存取存储器(RAM)7.2.1静态随机存取存储器(SRAM)7.2.2同步静态随机存取存储器(SSRAM)7.2.4存储器容量的扩展7.2.3动态随机存取存储器7.2随机存取存储器(RAM)7.2.1静态随机存取存储器(SRAM)1SRAM的基本结构CEOEWE=100高阻CEOEWE=00X输入CEOEWE=010输入CEOEWE=011高阻I/O电路I/O0OEAn-1WEI/Om-1CEA0AiAi+1······存储阵列行译码列译码SRAM的工作模式工作模式CEWEOEI/O0

2、~I/Om-1保持(微功耗)1XX高阻读010数据输出写00X数据输入输出无效011高阻1.RAM存储单元静态SRAM(StaticRAM)双稳态存储单元电路列存储单元公用的门控制管,与读写控制电路相接Yi=1时导通本单元门控制管:控制触发器与位线的接通。Xi=1时导通来自列地址译码器的输出来自行地址译码器的输出1.RAM存储单元静态SRAM(StaticRAM)T5、T6导通T7、T8均导通Xi=1Yj=1触发器的输出与数据线接通,该单元通过数据线读取数据。触发器与位线接通(a)(b)3.SR

3、AM的读写操作及时序图读操作时序图3.SRAM的写操作及时序图写操作时序图7.2.2同步静态随机存取存储器(SSRAM)SSRAM是一种高速RAM。与SRAM不同,SSRAM的读写操作是在时钟脉冲节拍控制下完成的。寄存地址线上的地址寄存要写入的数据ADV=0:普通模式读写ADV=1:丛发模式读写=0:写操作=1:读操作寄存各种使能控制信号,生成最终的内部读写控制信号;2位二进制计数器,处理A1A0ADV=0:普通模式读写片选无效=0:写操作WE=1:读操作WE普通模式读写模式:在每个时钟有效沿锁

4、存输入信号,在一个时钟周期内,由内部电路完成数据的读(写)操作。读A1地址单元数据I/O输出A1数据;开始读A2数据I/O输出A2数据;开始读A3数据I/O输出A6数据;开始读A7数据开始读A4地址单元数据I/O输入A5数据;开始写A6数据I/O输出A4数据;开始写A5数据,读A2地址单元数据丛发模式读A2+1中的数据丛发模式读A2+2中的数据丛发模式读A2+3中的数据丛发模式重新读A2中的数据ADV=1:丛发模式读写丛发模式读写模式:在有新地址输入后,自动产生后续地址进行读写操作,地址总线让出

5、读A1地址单元数据丛发模式读A1+1中的数据丛发模式读A1+2中的数据在由SSRAM构成的计算机系统中,由于在时钟有效沿到来时,地址、数据、控制等信号被锁存到SSRAM内部的寄存器中,因此读写过程的延时等待均在时钟作用下,由SSRAM内部控制完成。此时,系统中的微处理器在读写SSRAM的同时,可以处理其他任务,从而提高了整个系统的工作速度。SSRAM的使用特点:1、动态存储单元及基本操作原理T存储单元写操作:X=1=0T导通,电容器C与位线B连通输入缓冲器被选通,数据DI经缓冲器和位线写入存储单

6、元如果DI为1,则向电容器充电,C存1;反之电容器放电,C存0。-刷新R行选线X读/写输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B7.2.3动态随机存取存储器读操作:X=1=1T导通,电容器C与位线B连通输出缓冲器/灵敏放大器被选通,C中存储的数据通过位线和缓冲器输出T/刷新R行选线X输出缓冲器/灵敏放大器刷新缓冲器输入缓冲器位线B每次读出后,必须及时对读出单元刷新,即此时刷新控制R也为高电平,则读出的数据又经刷新缓冲器和位线对电容器C进行刷新。7.2.4存储器容量的扩展位扩展可以利用芯片的

7、并联方式实现。···CE┇A11A0···WED0D1D2D3WECEA0A114K×4位I/O0I/O1I/O2I/O3D12D13D14D15CEA0A114K×4位I/O0I/O1I/O2I/O3WE1.字长(位数)的扩展---用4KX4位的芯片组成4KX16位的存储系统。7.2.4RAM存储容量的扩展2.字数的扩展—用用8KX8位的芯片组成32KX8位的存储系统。RAM1D0D7A0A12CE1芯片数=4RAM1D0D7A0A12CE1RAM1D0D7A0A12CE1RAM1D0D7A0

8、A12CE1系统地址线数=15系统:A0~A14A13~A14?2000H2001H2002H┇3FFFH4000H400H4002H┇5FFFH6000H6001H6002H┇7FFFH0000H0001H0002H┇1FFFH芯片:A0~A1232K×8位存储器系统的地址分配表各RAM芯片译码器有效输出端扩展的地址输入端A14A138K×8位RAM芯片地址输入端A12A11A10A9A8A7A6A5A4A3A2A1A0对应的十六进制地址码Ⅰ00000000000000000000000000

当前文档最多预览五页,下载文档查看全文

此文档下载收益归作者所有

当前文档最多预览五页,下载文档查看全文
温馨提示:
1. 部分包含数学公式或PPT动画的文件,查看预览时可能会显示错乱或异常,文件下载后无此问题,请放心下载。
2. 本文档由用户上传,版权归属用户,天天文库负责整理代发布。如果您对本文档版权有争议请及时联系客服。
3. 下载前请仔细阅读文档内容,确认文档内容符合您的需求后进行下载,若出现内容与标题不符可向本站投诉处理。
4. 下载文档时可能由于网络波动等原因无法下载或下载错误,付费完成后未能成功下载的用户请联系客服处理。