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1、山东理工大学FPFA技术及应用卷2精品文档山东理工大学《FPFA技术及应用(A)》试卷纸…………………………………装……………………………订…………………………线………….………………………………适用专业考核性质考试闭卷命题教师考试时间100分钟题号一二三四五六七八九十十一总分得分评阅人复核人一、选择题(30分)1.哪个不是Verilog设计数字系统所用的思想或方法：[A]模块化[B]自上而下[C]自下而上[D]面向对象2.目前市场上，PLD产品占市场份额较大的供应商是哪两个？[A]Altera；Xili
2、nx[B]Xilinx；Actel[C]Altera;Lattice[D]Actel；Lattice3.①综合-网表，②布局布线，③设计输入，④时序仿真，⑤功能仿真，⑥编程下载。用Verilog设计数字系统的流程正确的是：[A]①②③④⑤⑥[B]③①②④⑤⑥[C]③⑤①④②⑥[D]①③②⑤④⑥4.用HDL硬件描述语言可对实际的数字电路进行不同级别的抽象①行为级，②RTL级，③门级，④开关级。级别从高到低的次序是：[A]①②③④[B]①③②④[C]②③④①[D]③②①④5.在Verilog模块中有三种方法可
3、以生成可综合的逻辑电路，他们是以下方法中的哪三个？①assign（连续赋值语句），②initial(过程块)，③always(过程块)，④元件的实例调用[A]①②③[B]③②④[C]①②④[D]①③④6.以下说法正确的是：[A]锁存器与时钟边沿有关[B]触发器与时钟电平有关[C]触发器能存数，而三态门不能存数[D]有限状态机的类型与状态数有关7.仿真开发软件中功能词①Compilation，②Simulation，③Synthesis，④Place&Route。中英词正确对应是：[A]编译、综合、仿真、布
4、局布线[B]综合、编译、仿真、布局布线[C]综合、编译、仿真、布局布线[D]编译、仿真、综合、布局布线8.语句$display(“result=%b”,5’b01110
5、5’b10011)显示正确的是哪一项？[A]result=b11111[B]result=11111[C]11111[D]%b111119.语句$display(“result=%b”,!(4'b1010
6、
7、4'b1000))显示正确的是哪一项？[A]result=b0[B]result=0[C]result=b1[D]result=11
8、0.若a=4'b1100，b=4'b1101，则$display(“result=%b”,{a,b,a+b})显示正确的是哪一项？[A]result=110011011001[B]result=111111011111[C]result=110011001[D]result=00011011001二、简述CPLD和FPGA的区别（10分）共4页第1页收集于网络，如有侵权请联系管理员删除精品文档山东理工大学《FPFA技术及应用(A)》试卷纸（A）卷2012-2013学年第二学期班级：姓名：学号：………………
9、…………………装……………………………订…………………………线………….………………………………三、根据功能模块写出Verilog描述（20分）1、由模块blk1和blk2组成blk逻辑功能模块，分别用Verilog描述各模块(忽略逻辑部分)。blk1blk2abcdxyzblkin1in2out2、分别用assign语句(连续赋值语句)、门级元件的实例调用、always块(过程块)，写出以下逻辑电路的三种Verilog描述模块。outabcd`timescale1ns/1nsmoduletop_alu;
10、wire[7:0]out;reg[2:0]op;reg[7:0]d1,d2;initialbegind1=8’h3a;d2=8’h4d;op=3’b010;#10$display(“ouput=%d”,out);#10$stop;endalum(out,op,d1,d2);endmodule四、写出仿真如下top_alu模块后屏幕上应显示的信息：________________________（10分）`defineplus3'd0`defineminus3'd1`defineband3'd2`defin
11、ebor3'd3`defineunegate3'd4modulealu(out,opcode,a,b);output[7:0]out;input[2:0]opcode;input[7:0]a,b;reg[7:0]out;always@(opcodeoraorb)begincase(opcode)`plus:out=a+b;`minus:out=a-b;`band:out=a&b;`bor:out=a
12、b;`unegate:ou
