实验5 采用状态机实现序列检测器.doc

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1、实验5采用状态机实现序列检测器一、实验目的1．掌握利用有限状态机实现一般时序逻辑分析的方法；2．掌握利用Verilog编写可综合的有限状态机的标准模板。二、仪器设备计算机、QuartusII9.0开发软件。三、实验内容与步骤：1.实验内容建立一个序列检测器设计文件，当检测到3个及3个以上1时输出为1。2.实验步骤1）新建工程文件夹；2）启动QuartusII3）选择File->NewProjectWizard，建立新工程；4）File->New->VerilogHDLFile建立设计文件；5）选择Processing->S

2、tart->StartAnalysis&Synthesis进行电路综合；6）选择Tools->NetlistViewers->RTLViewer，查看综合后得到的电路；7）选择Tools->NetlistViewers->StateMachineViewer，查看综合后得到的有限状态机；8）选择Processing->Start->StartFitter进行电路适配；9）选择Tools->NetlistViewers->TechnologyMapViewer，查看适配后得到的电路。四、实验数据写出程序代码，及状态转换图。五

3、、讨论写出三段式有限状态机的建模方式。六、其它实验原理要求说明：1.什么是有限状态机；2.什么是Moore有限状态机与Mealy有限状态机；3.说明用VerilogHDL设计有限状态机的一般步骤。附：程序部分代码moduleseq_111(clk,clr,x,z);inputclk,clr,x;outputregz;reg[1:0]state,next_state;parameterS0=2'b00,S1=2'b01,S2=2'b10,S3=2'b11;/*状态编码*/always@(posedgeclkorposedge

4、clr)/*该过程定义当前状态*/beginif(clr)state<=S0;//异步复位，s0为起始状态elsestate<=next_state;endalways@(stateorx)/*该过程定义次态*/begincase(________)S0:begincase(x)1:next_state=S1;0:next_state=S0;endcaseendS1:beginif(x)next_state=S2;elsenext_state=S0;endS2:beginif(x)next_state=S3;elsenex

5、t_state=S0;endS3:beginif(x)next_state=S3;elsenext_state=S0;enddefault:next_state=S0;/*default语句*/endcaseendalways@(________)/*该过程产生输出逻辑*/begincase(state)S3:z=1'b1;default:z=1'b0;endcaseendendmodule