实验二_加减法运算器设计.doc

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1、实验二加减法运算器的设计一、实验目的1、理解加减法运算器的原理图设计方法2、掌握加减法运算器的VERILOG语言描述方法3、理解超前进位算法的基本原理4、掌握基于模块的多位加减运算器的层次化设计方法5、掌握溢出检测方法和标志线的生成技术6、掌握加减运算器的宏模块设计方法二、实验任务1、用VERILOG设计完成一个4位行波进位的加减法运算器，要求有溢出和进位标志，并封装成模块。模块的端口描述如下：modulelab2_RippleCarry宽度可定制（默认为4位）的行波进位有符号数的加减法器。#(paramete

2、rWIDTH=4)(inputsigned[WIDTH-1:0]dataa,inputsigned[WIDTH-1:0]datab,inputadd_sub,//ifthisis1,add;elsesubtractinputclk,inputcclr,inputcarry_in,//1表示有进位或借位outputoverflow,outputcarry_out,outputreg[WIDTH-1:0]result)2、修改上述运算器的进位算法，设计超前进位无符号加法算法器并封装成模块。模块的端口描述如下：mod

3、ulelab2_LookaheadCarry//4位超前进位无符号加法器(input[3:0]a,input[3:0]b,inputc0,//carry_ininputclk,inputcclr,outputregcarry_out,outputreg[3:0]sum);1、在上述超前进位加法运算器的基础上，用基于模块的层次化设计方法，完成一个32位的加法运算器，组内超前进位，组间行波进位。2、用宏模块的方法实现一个8位加减运算器。三、实验步骤1编写VERILOG代码2功能仿真进行分析与综合，排除语法上的错误建

4、立波形仿真文件，输入激励生成功能仿真网表进行功能仿真，观察输出结果3选择器件DE2_115开发板的使用者请选择CYCLONEIV4CE1154绑定管脚5下载验证DE2_115开发板的下载:使用USB-Blaster进行下载四、实验内容五、思考题1、加减运算电路中减法是如何实现的？2、超前进位的原理是什么？3、列出三种溢出检测算法？4、标志线的生成方法是什么？5、如何理解模块封装和层次化的设计思想？6、宏模块的设计有何优点与缺点？应在何时使用？