数字电子时钟课程设计报告.doc

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1、目录一、概述······························11.1数字钟简介1.2设计目的1.3设计要求二、主要实验器材······················2三、设计原理及方框图··················3四、各部分的电路及实现················54.1振荡器电路4.2计数器的设计4.3六十进制电路4.4整点报时电路4.5校时电路五、总体电路图设计····················10六、安装与调试························12七、收获与体会··········

2、··············12一、概述1.1数字钟简介20世纪末，电子技术获得了飞速的发展，在其推动下，现代电子产品几乎渗透了社会的各个领域，有力地推动了社会生产力的发展和社会信息化程度的提高，同时也使现代电子产品性能进一步提高，产品更新换代的节奏也越来越快。数字钟已成为人们日常生活中：必不可少的必需品，广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。由于数字集成电路技术的发展和采用了先进的石英技术，使数字钟具有走时准确、性能稳定、集成电路有体积小、功耗小、功能多、携带方便等优点

3、，，因此在许多电子设备中被广泛使用。电子钟是人们日常生活中常用的计时工具，而数字式电子钟又有其体积小、重量轻、走时准确、结构简单、耗电量少等优点而在生活中被广泛应用，因此本次设计就用数字集成电路和一些简单的逻辑门电路来设计一个数字式电子钟，使其完成时间及星期的显示功能。多功能数字钟采用数字电路实现对“时”、“分”、“秒”数字显示的计时装置。具有时间显示、走时准确、显示直观、精度、稳定等优点。电路装置十分小巧,安装使用也方便。同时在日期中，它以其小巧，价格低廉，走时精度高，使用方便，功能多，便于集成化而受广大消费的喜爱1.2设计目的（1

4、）.让学生掌握组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法；（2）. 进一步巩固所学的理论知识，提高运用所学知识分析和解决实际问题的能力；（3）. 提高电路布局﹑布线及检查和排除故障的能力；（4）.培养书写综合实验报告的能力  1.3设计要求（1）设计一个有“时”、“分”、“秒”（12小时59分59秒）显示，且有校时功能的电子钟。（2）用中小规模集成电路组成电子钟，并在实验箱上进行组装、调试。（3）画出框图和逻辑电路图，写出设计、实验总结报告。（4）整点报时。在59分59秒时输出信号，音频持续1s，在结束时刻为整

5、点。（5）选做：日历系统。二、主要实验器材74LS160芯片介绍74ls160中文资料内容说明：74ls160是十进制同步计数器（异步清除）简要说明：160为可预置的十进制同步计数器，共有54/74160和54/74LS160两种线路结构型式，其主要电特性的典型值如下：型号FMAXPDCT54160/CT7416032MHz305mWCT54LS160/CT74LS16032MHz93mW160的清除端是异步的。当清除端/MR为低电平时，不管时钟端CP状态如何，即可完成清除功能。160的预置是同步的。当置入控制器/PE为低电平时，在C

6、P上升沿作用下，输出端Q0－Q3与数据输入端P0－P3一致。对于54/74160，当CP由低至高跳变或跳变前，如果计数控制端CEP、CET为高电平，则/PE应避免由低至高电平的跳变，而54/74LS160无此种限制。160的计数是同步的，靠CP同时加在四个触发器上而实现的。当CEP、CET均为高电平时，在CP上升沿作用下Q0－Q3同时变化，从而消除了异步计数器中出现的计数尖峰。对于54/74160，只有当CP为高电平时，CEP、CET才允许由高至低电平的跳变，而54/74LS160的CEP、CET跳变与CP无关。160有超前进位功能。

7、当计数溢出时，进位输出端（TC）输出一个高电平脉冲，其宽度为Q0的高电平部分。在不外加门电路的情况下，可级联成N位同步计数器。对于54/74LS160，在CP出现前，即使CEP、CET、/MR发生变化，电路的功能也不受影响。序号器件器件数174F08与门电路72774LS16063555147段LED数码管65蜂鸣器16单刀双掷开关37面包板185V稳压电源19RC滤波器110一颗坚强的心1三、设计原理及方框图数字钟实际上是一个对标准频率进行计数的计数电路，标准的1HZ时间信号必须做到准确稳定。由图可见：本数字钟电路主要由震荡器、、时

8、分秒计数器、译码显示器构成。它们的工作原理是：由震荡器产生的高频脉冲信号作为数字钟的时间基准，送入秒计数器，秒计数器采用60进制计数器，每累计60秒发出一个“分脉冲”信号，该信号作为分计数器的脉冲信号，分计数器也采用60