第8讲计数器ppt课件.ppt

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1、第17、18讲课时授课计划课程内容内容：计数器目的与要求：1.掌握计数器的概念、分类。2.掌握二进制计数器的设计思想、电路结构、工作原理、逻辑功能。3.了解十进制计数器的分析方法、逻辑功能描述。4.掌握计数器的模数变换（级联法、反馈归零法、反馈置数法）。重点与难点：1.计数器的逻辑功能描述，特别是时序图。2.基本概念：计数器、模、分频器。3.异步置0和同步置0的区别。课堂讨论：1.异步二进制计数器的设计思想？2.若考虑延迟时间，异步计数器的状态从1111→0000的过程？3.同步置数时状态SN出现吗？4.实现更大容量计数器时，计数器的顺序如何？现代教学方法与手段：大屏幕投影复习（

2、提问）：1.怎样由JK、D触发器实现T′触发器？2.二进制加法的进位规则？计数器一、计数器广义定义：能在输入信号作用下依次通过预定状态的时序逻辑电路。狭义定义：能计/数脉冲个数的时序逻辑电路，被计数的脉冲称为“计数脉冲”。基本特征：1）计数器中的“数”是用触发器的状态组合来表示的，在计数脉冲作用下使一组触发器的状态依次转换成不同的状态组合来表示数的增加或减少，即可达到计数的目的。2）计数器在运行时，所经历的状态是周期性的，是在有限个状态中循环，通常将一次循环所包含的状态总数称为计数器的“模”（M），如M=6，则称为6进制计数器。二、计数器的分类1.按计数进制分二进制计数器：按二进

3、制数运算规律进行计数的电路。十进制计数器：按十进制数运算规律进行计数的电路。任意进制计数器：上述两种计数器之外的其它进制计数器的统称。如五进制计数器、六十进制计数器等。2.按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路。减法计数器：随着计数脉冲的输入作递减计数的电路。加/减计数器：在加/减控制信号作用下，可递增计数也可递减计数的电路。又称为可逆计数器。3.按计数器中触发器翻转是否同步分异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，发生翻转的触发器状态更新有先有后。同步计数器：计数脉冲同时加到所有触发器的时钟脉冲输入端，

4、使发生翻转的触发器状态同时更新。显然，同步计数器的计数速度要比异步计数器快得多。计数结果：二进制数计数规律（规则）：计数结果按照二进制数的自然顺序转换，即：00011011区别于其他进制的特点：计满：全1，减空：全0状态总数M=2n（n为位数）二进制计数器计满产生进位减空产生借位二进制计数器的构成一位二进制计数器（T’FF）TQCPQCPQ(加)Q(减)进位信号借位信号多位二进制计数器每增加一位增加一个FFFF功能？与低位如何连接？实质：控制高位翻转的方式需要解决方法一高位也用T’FF，当高位加1/减1时，由低位向高位提供一个触发边沿，其他时候不提供触发边沿（异步二进制计数器）

5、加计数减计数思考：如果高位触发器采用下降沿触发，应如何连接？二进制异步计数器级间连接规律方法一的缺点：工作速度低（计满时，111000，从低位到高位逐位翻转，所需时间长）产生过渡状态（Q2Q1Q0:111110100000）缺点产生的根源：异步改进：异步同步方法二高位用TFF，高位时钟也用CP，当低位计数器计满或减空时，使高位T=1，其他时候，T=0。加计数电路如图TQF1TQF2TQF3CPQ0Q1Q2欲实现减计数，只需将Q端取代加计数电路中的Q端即可。计数器的时序图(以三位二进制加法计数器为例)分频：将CP频率缩小m倍的过程，f=fcp/m，m为分频系数，这一过程通

6、常称为对CP作m分频。如：Q0对CP作二分频Q1对CP作四分频Q2对CP作八分频回忆实验1：3-8译码器设计时仿真波形之输入波形计数器的状态转换图以三位二进制加法计数器为例Q2Q1Q0000001010011111110101100标准形式简化形式4位集成二进制异步加法计数器74LS19774LS197功能表①CR=0时异步清零。②CR=1、CT/LD=0时异步置数。③CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工

7、作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。4位集成二进制同步加法计数器74LS161/163①CR=0时异步清零。②CR=1、LD=0时同步置数。③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。74161(4-BitBinaryUpCounterwithSynchro