CMOS数字集成电路设计-八位加法器实验报告.doc

《CMOS数字集成电路设计-八位加法器实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。

1、CMOS数字集成电路设计课程设计报告学院：******专业：******班级：******姓名：WangKeqin指导老师：******学号：******日期：2012-5-30目录一、设计要求1二、设计思路1三、电路设计与验证2(一)1位全加器的电路设计与验证21)原理图设计22)生成符号图23)建立测试激励源24)测试电路35)波形仿真4(二)4位全加器的电路设计与验证41)原理图设计42)生成符号图53)建立测试激励源54)测试电路65)波形仿真6(三)8位全加器的电路设计与验证71)原理图设计72)生成符号图73)测试激励源8

2、4)测试电路85)波形仿真96)电路参数11四、版图设计与验证13(一)1位全加器的版图设计与验证131)1位全加器的版图设计132)1位全加器的DRC规则验证143)1位全加器的LVS验证144)错误及解决办法14(二)4位全加器的版图设计与验证151)4位全加器的版图设计152)4位全加器的DRC规则验证163)4位全加器的LVS验证164)错误及解决办法16(三)8位全加器的版图设计与验证171)8位全加器的版图设计172)8位全加器的DRC规则验证173)8位全加器的LVS验证184)错误及解决办法18五、设计总结18一、设计

3、要求本次设计要求实现一个8位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。二、设计思路基本单元选用复杂cmos电路实现的一位全加器，采用pmos与nmos网络完全对偶的mirror型，将四个1位全加器级联成一个4位加法器，再将两个4位全加器级联成一个8位全加器。Figure2-11位加法器级联图如图Fig.1所示，四个1位加法器级联成一个4位加法器的级联图。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比

4、较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。为了提高性能，可以采用曼彻斯特进位链或是进位旁路。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。三、电路设计与验证(一)1位全加器的电路设计与验证1)原理图设计Figure3-11位全加器的原理图（镜像型）如图Fig.3-1所示，为采用镜像型1位全加器的原理图。其中A、B为两个输入信号也即两个一位加数，Cin为前一位的进位输入信号，

5、Co为当前的进位输出信号，So为和输出信号。1)生成符号图Figure3-21位全加器的符号图如图Fig.3-2所示，为检查并保存1位全加器原理图后生成的符号图，左侧为输入信号A、B、Cin，右侧为输出信号，Co和So。2)建立测试激励源为了验证原理图是否满足逻辑要求，新建一个关于激励源的cellview，建立functional文件，编辑测试激励源的verilog文件，遍历真值表，并生成相应的符号。Figure3-11位全加器的测试激励如图Fig.3-3所示，为用verilog编写的1位全加器的测试激励。初始状态三个输入信号都设为1

6、，之后给A、B、Cin赋值三个不同频率的脉冲信号，能遍历三个输入中，全0、全1、两个1、一个1的所有情况。1)测试电路Figure3-21位全加器的测试电路（模拟）Figure3-31位全加器的测试电路（数模混合）如图Fig.3-4,、Fig.3-5所示，为1位全加器的测试电路，Fig.3-4为加模拟信号激励，Fig.3-5为加数字信号激励。从中比较可以看出，当输入信号较多时，才用数目混合测试要比采用模拟激励测试要方便，电路会简单些。所以在接下来的4位全加器和8位全加器测试电路中，均采用数模混合方式。1)波形仿真Figure3-11位

7、全加器的仿真波形aFigure3-21位全加器的仿真波形b如图Fig.3-6,、Fig.3-7所示,为1位全加器的仿真波形图。从图Fig.3-6中可以看出，仿真波形结果与真值表相符合，从图Fig.3-7中可以看出1位全加器的延时为0.1ns.(一)4位全加器的电路设计与验证1)原理图设计Figure3-34位加法器的原理图如图Fig.3-8所示，为4位加法器的原理图设计。4位加法器采用4个1位加法器直接串联，前一级的输出直接连到下一级的输入。左侧为四位输入信号A[3:0]、B[3:0]和进位输入Cin，右侧为四位输出信号D[3:0]和

8、进位输出Co.1)生成符号图Figure3-14位加法器的符号图如图Fig.3-9所示，为检查并保存4位全加器原理图后生成的符号图，左侧为输入信号A[3:0]、B[3:0]、Cin，右侧为输出信号，Co和D[3:0]。2