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《线8线译码器七段译码器实验报告.doc》由会员上传分享，免费在线阅读，更多相关内容在教育资源-天天文库。
1、实验报告数据选择器设计12传感网金涛一．实验目的1.熟悉硬件描述语言软件的使用2.熟悉译码器的工作原理和逻辑功能3.掌握译码器及七段显示译码器的设计方法二．实验原理译码器是数字系统中常用的组合逻辑电路。译码器的逻辑功能是将每个输入的二进制代码译成对应的输出高、低电平信号或者另外一个代码。译码是编码的反操作。常用的译码电路有二进制译码器、二—十进制译码器和显示译码器。三．实验内容1.设计一个3线—8线译码器。程序代码LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYdecoder3_8ISP
2、ORT(a0,a1,a2,g1,g2a,g2b:INSTD_LOGIC;Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDdecoder3_8;ARCHITECTURErtlofdecoder3_8isSIGNALindata:STD_LOGIC_VECTOR(2DOWNTO0);BEGININdata<=a2&a1&a0;PROCESS(indata,g1,g2a,g2b)BEGINIF(g1='1'ANDg2b='0'ANDg2a='0')THENCASEINDATAISWHEN"000"=>Y<=""
3、;WHEN"001"=>Y<="";WHEN"010"=>Y<="";WHEN"011"=>Y<="";WHEN"100"=>Y<="";WHEN"101"=>Y<="";WHEN"110"=>Y<="";WHEN"111"=>Y<="";WHENOTHERS=>NULL;ENDCASE;ELSEY<="";ENDIF;ENDPROCESS;ENDrtl;仿真波形仿真波形分析g1g2ag2b为控制输入端，a2a1a0为数据输入端，y0y1y2y3y4y5y6y7为数据输出端。仅当g1=1,g2a+g2b=0时电路工作，其余输出均
4、为高电平。当a2=0,a1=0,a0=0时，y0=0其余为1；当a2=0,a1=0,a0=1时，y1=0其余为1；当a2=0,a1=1,a0=0时，y2=0其余为1；当a2=0,a1=1,a0=1时，y3=0其余为1；当a2=1,a1=0,a0=0时，y4=0其余为1；当a2=1,a1=0,a0=1时，y5=0其余为1；当a2=1,a1=1,a0=0时，y6=0其余为1；当a2=1,a1=1,a0=1时，y7=0其余为1；实体框图2.设计一个七段显示译码器程序代码LIBRARYIEEE;USEIEEE.STD_LOGIC_116
5、4.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdecled1ISPORT(AIN:INSTD_LOGIC_VECTOR(3DOWNTO0);DOUT:OUTSTD_LOGIC_VECTOR(6DOWNTO0));ENDDECLED1;ARCHITECTUREBEHAVOFDECLED1ISBEGINPROCESS(AIN)BEGINCASEAINISWHEN"0000"=>DOUT<="";WHEN"0001"=>DOUT<="";WHEN"0010"=>DOUT<="";WHEN"001
6、1"=>DOUT<="";WHEN"0100"=>DOUT<="";WHEN"0101"=>DOUT<="";WHEN"0110"=>DOUT<="";WHEN"0111"=>DOUT<="";WHEN"1000"=>DOUT<="";WHEN"1001"=>DOUT<="";WHEN"1010"=>DOUT<="";WHEN"1011"=>DOUT<="";WHEN"1100"=>DOUT<="";WHEN"1101"=>DOUT<="";WHEN"1110"=>DOUT<="";WHEN"1111"=>DOUT<="";WH
7、ENOTHERS=>DOUT<="";ENDCASE;ENDPROCESS;ENDBEHAV;仿真波形仿真波形分析A3a2a1a0为数据输入端，abcdefg为数据输出端。Abcdefg中高电平的为显示a2a1a0组成的二进制数的十进制值，其余为低电平。实体框图
