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1、电子设计自动化基础－3哈尔滨工业大学微电子中心李晓明1哈尔滨工业大学微电子中心内容Verilog结构描述模块调用与端口名对应方式分级结构（层次式结构）与分级名Verilog结构描述：门级描述基本门级元件基本门与连线延时表示连线驱动强度2哈尔滨工业大学微电子中心Verilog结构描述电路描述行为描述：侧重对模块行为功能的抽象描述结构描述：侧重对模块内部结构实现的具体描述门级描述：对由基本逻辑门（and、or…）互连而成的具有一定功能的电路模块的描述结构描述：将上述逻辑门用一个个功能模块替换，就拓展到一般意义的结构描述结构描述侧重对模块内部结构实现的具体描述3哈尔滨工业大学微电子中心半加器为例m
2、odulehalf_adder(sum,cout,a,b)；outputsum,cout;inputa,b;xorU0(sum,a,b);andU1(cout,a,b);endmoudle4哈尔滨工业大学微电子中心Verilog结构描述模块调用模块调用是Verilog结构描述的基本构成方式通过调用其他模块来搭建新的模块如果当前模块不再被其他模块调用，此模块即称作顶层模块模块调用类型基本门调用module模块调用5哈尔滨工业大学微电子中心Verilog结构描述模块调用的基本形式：模块名调用名（端口名表项）；调用名是唯一的模块调的端口名对应方式位置对应端口名对应：.定义时的端口名(调用时与之相连
3、的信号名)允许出现不连接的端口6哈尔滨工业大学微电子中心Verilog结构描述模块调用（元件例化）7哈尔滨工业大学微电子中心EX：modulecomp(out_port1,out_port2,in_port1,in_port2);outputout_port1,out_port2;inputin_port1,in_port2;……endmodule//调用方式1：位置对应moduledemo_top1;compgate1(Q,R,J,K);endmodule//调用方式2：端口名对应moduledemo_top2;compgate2(.in_port2(K),.out_port1(Q),.o
4、ut_port2(R),.in_port1(J));endmodule//调用方式3：不连接端口moduledemo_top3;compgate3(Q,,J,K);endmodule8哈尔滨工业大学微电子中心Verilog结构描述如果从逻辑电路图开始给电路图每个输入输出引脚赋以端口名给电路图每条内部连线取连线名给电路图每个逻辑单元取单元名（调用名）给本电路模块取模块名用module定义相应模块名的结构描述，并将图中所有输入输出端口名列入端口名列表中，再完成对各端口输入输出类型说明依照图中连接关系，确定单元之间端口信号连接9哈尔滨工业大学微电子中心Verilog结构描述注意：对于位宽大于1位的
5、内部连线，需补充相应连线类型说明对于Verilog内含的基本门级元件调用，可以省略调用名，仿真系统在模拟过程中会给其自动赋予“基本门名$序列号”的缺省名对于Verilog内含的基本门级元件调用，允许在调用同时给出门的延时参数和驱动强度10哈尔滨工业大学微电子中心Verilog结构描述例：全加器//行为描述vs结构描述（b）门级11哈尔滨工业大学微电子中心Verilog结构描述（C）行为级当a、b或cin逻辑状态发生变化，采用如下等式得到sum及cout：sum=a⊕b⊕ccout=ab+bc+ca12哈尔滨工业大学微电子中心Verilog结构描述全加器行为描述实例：modulefadder(
6、sum,cout,a,b,cin);//--------端口声明outputsum,cout；inputa,b,cin；//--------数据类型声明regsum,cout；//--------行为级描述always@（aorborcin）//过程语句begin//过程块sum=a^b^cin；//过程赋值语句cout=(a&b)
7、(b&cin)
8、(cin&a)；endendmodule13哈尔滨工业大学微电子中心Verilog结构描述全加器结构描述实例modulefadder(sum,cout,a,b,cin);//-----------端口声明outputsum,cout；inputa
9、,b,cin；//-----------门级互连xorU0（sum,a,b,cin）;andU1（net1,a,b）；andU2（net2,a,cin）；andU3（net3,b,cin）；orU4（cout,net1,net2,net3）；endmodule14哈尔滨工业大学微电子中心Verilog结构描述分级结构（层次式结构）与分级名（HierarchicalName）顶层模块－>次级模块－>……不单以模
