可编程逻辑语言eda.pptx

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1、基本逻辑电路：组合逻辑电路、时序逻辑电路一组合逻辑电路设计简单门电路、编码器、译码器、加法器、多路选择器、三态门等。§3.9基本逻辑电路设计11、基本门电路22、编码器设计一个8输入优先级编码器，y0级别最低，y7级别最高；输出为3位编码。Y7=1Vec=111Y6=1Vec=110Y5=1Vec=101Y4=1Vec=100Y3=1Vec=011Y2=1Vec=010Y1=1Vec=001Y0=1Vec=0003方法1：利用if多选择语句自顶向下的优先特性4方法2：进程内为顺序语句，最先描述优先级最低，最后描述优先级最高，可实现优先级编码。5方法3：利用条件

2、赋值语句architecturebehaviorofpriorityisbeginvec<=“111”wheny7=‘1’else“110”wheny6=‘1’else“101”wheny5=‘1’else“100”wheny4=‘1’else“011”wheny3=‘1’else“010”wheny2=‘1’else“001”wheny1=‘1’else“000”wheny0=‘1’else“XXX”;endbehavior;63、译码器译码器是编码器的逆过程。如3-8译码器：sel=000Y=00000001sel=001Y=00000010sel=010

3、Y=00000100sel=011Y=00001000sel=100Y=00010000sel=101Y=00100000sel=110Y=01000000sel=111Y=100000007方法1：使用逻辑左移运算符libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoderisport(inp:instd_logic_vector(2downto0);outp:outstd_logic_vector(7downto0));enddecoder;arch

4、itecturertlofdecoderisbeginoutp<=“00000001”sll(conv_integer(inp));endrtl;8方法2：使用process语句libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitydecoderisport(inp:instd_logic_vector(2downto0);outp:outstd_logic_vector(7downto0));enddecoder;architecturertlofdecoder

5、isbeginprocess(inp)beginoutp<=(others=>’0’);outp(conv_integer(inp))<=‘1’;endprocess;endrtl;9方法3：使用case语句实现。10译码输出低有效11方法4：使用条件赋值语句123-8译码器仿真结果：译码输出低有效134、加法器带进位的4位加法器符号如下：Sum(i)=a(i)b(i)cinC(i+1)=a(i)b(i)+((a(i)+b(i))c(i)14方法1：用for–loop语句实现15方法2：直接使用加法“+”函数：16加法器仿真结果：175、多路选择器前面用i

6、f语句、case语句、条件赋值语句、选择赋值语句分别描述过4选1选择器。6、三态门及总线缓冲器VHDL语言通过指定大写的Z值表示高阻状态a:std_logic;a_bus:std_logic_vector(7downto0);指定高阻状态如下：a<=‘Z’;a_bus<=“ZZZZZZZZ”;181）三态门电路描述19三态门仿真结果：202）单向总线缓冲器213）双向总线缓冲器22二时序逻辑电路设计触发器、寄存器、计数器、分频器、信号发生器等。一）时序电路特殊信号的描述时钟信号和复位信号1、时钟信号描述常用的描述方式：1）进程的敏感信号是时钟信号，在进程内部用

7、if语句描述时钟的边沿条件。23如：process(clock_signal)beginif(clock_edge_condition)thensignal_out<=signal_in;┇其它时序语句┇endif;endprocess;242）在进程中用waituntil语句描述时钟信号，此时进程将没有敏感信号。如：processbeginwaituntil(clock_edge_condition);signal_out<=signal_in;┇其它时序语句┇endprocess;25注意：a.在对时钟边沿说明时，一定要注明是上升沿还是下降沿。b.一个进程

8、中只能描述一个时钟信号。c.waitu