最新EDA实验报告册.docx

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1、精品资料EDA实验报告册........................................精品资料EDA实验报告册学号:200905010102姓名:于红平2012年5月1日........................................精品资料实验二实验内容:1位全加器VHDL文本输入设计程序设计:libraryieee;useieee.std_logic_1164.all;entityf_adderisport(ain,bin,cin:instd_logic;cout,sum:outstd_logic);endentityf_adder;ar

2、chitectureoneoff_adderiscomponentadderport(a,b:instd_logic;co,so:outstd_logic);endcomponent;componentor2aport(a,b:instd_logic;c:outstd_logic);endcomponent;signald,e,f:std_logic;beginu1:adderportmap(a=>ain,b=>bin,co=>d,so=>e);u2:adderportmap(a=>e,b=>cin,co=>f,so=>sum);u3:or2aportmap(a=>d,b=>

3、f,c=>cout);endone;libraryieee;........................................精品资料useieee.std_logic_1164.all;entityadderisport(a,b:instd_logic;co,so:outstd_logic);endentityadder;architectureoneofadderisbeginso<=not(axor(notb));co<=aandb;endone;libraryieee;useieee.std_logic_1164.all;entityor2aisport

4、(a,b:instd_logic;c:outstd_logic);endentityor2a;architectureoneofor2aisbeginc<=aorb;endone;时序仿真及分析:实验五........................................精品资料实验目的:二选一选择器程序设计:entitymux21aisport(a,b,s:inbit;y:outbit);endentitymux21a;architectureoneofmux21aisbeginprocess(a,b,s)beginifs='0'theny<=a;elsey<=b

5、;endif;endprocess;endarchitectureone;全程编译后软件提示0错误,3警告,可以继续下面仿真操作。程序分析:这是一个2选1多路选择器,a和b分别为两个数字输入端的端口名,s为通道选择控制信号输入端的端口名,y为输出端的端口名。时序仿真及分析:时序仿真输入图:时序仿真输出图:........................................精品资料时序分析:由上面两图可以得知:当s=0时,y口输出a,当s=1时,y口输出b逻辑电路图:实验七实验内容:含异步清0和同步时钟使能的4位加法计数器程序设计:libraryieee;useie

6、ee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityCNT41Bisport(........................................精品资料rst,ena,clk:instd_logic;cout:outstd_logic;outy:outstd_logic_vector(3downto0));endCNT41B;architecturebehavofCNT41Bissignalcqi:std_logic_vector(3downto0);beginprocess(rst,ena,cl

7、k)beginifrst='1'thencqi<="0000";elseifclk'eventandclk='1'thenifena='1'thencqi<=cqi+1;endif;endif;endif;outy<=cqi;endprocess;cout<=cqi(0)andcqi(1)andcqi(2)andcqi(3);endbehav;时序仿真:端口分配:实验八........................................精品资料实验内容:7段数码显示译码器设计程序设计:lib

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