北邮数电实验报告

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1、数字电路与逻辑设计实验实验报告学科类别：通信工程姓名张健为学院信息与通信工程学院专业通信工程班级2013211122学号2013210402班内序号13指导教师高英2015年6月北京邮电大学数字电路与逻辑设计实验实验一QuartusII原理图输入法设计一、实验目的：(1)熟悉QuartusII原理图输入法进行电路设计和仿真；(2)掌握QuartusII图形模块单元的生成与调用；(3)熟悉实验板的使用。二、实验所用器材：(1)计算机；(2)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。(2

2、)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。四、设计思路和过程（1）半加器的设计半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。1．列出真值表半加器的真值表如表4-1所示。表中两个输入是加数A0和B0，输出有一个是和S0，另一

3、个是进位C0。表4-1半加器真值表输入输出AIBISOCO00000110101011012．根据真值表写出输出逻辑表达式该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式为：SO=AI⊕BICO=AB所以，可以用一个两输入异或门和一个两输入与门实现。(2)全加器的实现全加器与半加器的区别在于全加器有一个低进位CI,从外部特性来看，它是一个三输入两输出的器件。1、列出真值表一位全加器的真值表如表4-2所示，其中AI为被加数，BI为加数，相邻低位来的进位数为CI，输出本位和为SO。向相邻高位进位数为CO。表4-2全加器真值表输入输出AIBICISOCO000

4、00001100101001101100101010111001111112、根据真值表写出逻辑表达式根据真值表写出逻辑表达式如下：SO=AI⊕BI⊕CICO=AB+(AI⊕BI)CI所以根据上式在对比半加器的逻辑表达式，可以知道只要再加入一个异或门和一个两输入与门和两输入或门即可在半加器的基础上实现全加器。五、实验原理图1、半加器实验原理图图5-1半加器实验原理图2、全加器实验原理图图5-1全加器实验原理图六、仿真波形图及仿真波形分析1、半加器仿真波形图半加器仿真波形如图6-1所示，经检验与表4-1所列相符。图6-1半加器仿真波形图2、全加器仿真波形图全加器仿真波

5、形如图6-2所示。经检验与表4-2所列相符，满足全加器特性。图6-2半加器仿真波形图实验三用VHDL设计与实现时序逻辑电路一、实验目的：(1)熟悉用VHDL语言设计时序逻辑电路的方法；(2)熟悉计数器的设计与应用；(3)熟悉分频器的设计方法；(4)熟悉用QuartusII文本输入法进行电路设计。二、实验所用器材：(1)计算机；(2)数字系统与逻辑设计实验开发板。三、实验任务要求(1)用VHDL语言设计一个带异步复位的8421码十进制计数器，仿真验证其功能。(2)用VHDL语言设计一个分频系数为10，分频输出信号占空比为50%的分频器。要求在QuartusII平台上设

6、计程序并仿真验证程序。(3)将(1)、(2)和数码管译码器进行链接，并下载到实验板显示计数结果。四、实验VHDL代码（1）8421计数器libraryIEEE;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycount_1isport(clk,rst:inSTD_logic;q:outSTD_LOGIC_VECTOR(3DOWNTO0));endcount1;architectureaofcount_1issignalcount:STD_LOGIC_VECTOR(3DOWNTO0);be

7、ginprocess(clk,rst)beginifrst='1'thencount<="0000";elsif(clk'eventandclk='1')thenif(count="1001")thencount<="0000";elsecount<=count+1;endif;endif;endprocess;q<=count;end;（2）分频器LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYdiv_12ISPORT(clk:INSTD_LOGIC;clk