时序约束与时序分析

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1、时序约束与时序分析本章概要:时序约束与时序分析基础常用时序概念QuartusII中的时序分析报告设置时序约束全局时序约束个别时序约束设计中常用的约束设计中常用的约束（Assignments或Constraints）主要分为3类：时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序条件，指导综合和布局布线阶段的优化算法等。区域与位置约束：主要用于指定芯片I/O引脚位置以及指导实现工具在芯片特定的物理区域进行布局布线。其他约束：泛指目标芯片型号、电气特性等约束属性。时序约束的主要作用提高设计的工作频率通过

2、附加时序约束可以控制逻辑的综合、映射、布局和布线，以减小逻辑和布线延时，从而提高工作频率。获得正确的时序分析报告QuartusII的静态时序分析（STA）工具以约束作为判断时序是否满足设计要求的标准，因此要求设计者正确输入时序约束，以便STA工具能输出正确的时序分析结果。静态时序分析与动态时序仿真的区别动态时序仿真是针对给定的仿真输入信号波形，模拟设计在器件实际工作时的功能和延时情况，给出相应的仿真输出信号波形。它主要用于验证设计在器件实际延时情况下的逻辑功能。由动态时序仿真报告无法得到设计的各项时序性能指标，

3、如最高时钟频率等。静态时序分析则是通过分析每个时序路径的延时，计算出设计的各项时序性能指标，如最高时钟频率、建立保持时间等，发现时序违规。它仅仅聚焦于时序性能的分析，并不涉及设计的逻辑功能，逻辑功能验证仍需通过仿真或其他手段（如形式验证等）进行。静态时序分析是最常用的分析、调试时序性能的方法和工具。QuartusII中的时序分析报告设计中常用的时序概念时钟偏斜周期与最高频率建立时间保持时间时钟到输出延时管脚到管脚延时Slack时钟偏斜时钟偏斜：指一个同源时钟到达两个不同的寄存器时钟端的时间差别。最小时钟周期与最

4、高时钟频率最小时钟周期：tCLK=Microtco+tLOGIC+tNET+MicrotSU－tCLK_SKEWtCLK_SKEW=tCD2－tCD1最高时钟频率：fmax=1/tCLK同步电路数据传输模型建立时间建立时间：在触发器的时钟信号有效沿到来以前，数据和使能信号必须保持稳定不变的最小时间。如果建立时间不够，数据将不能在该时钟沿被正确打入触发器。tSU=DataDelay+MicrotSU－ClockDelay保持时间保持时间：在触发器的时钟信号有效沿到来以后，数据和使能信号必须保持稳定不变的最小时间。

5、如果保持时间不够，数据同样不能被正确打入触发器。tH=ClockDelay–DataDelay+MicrotH时钟到输出延时时钟到输出延时：从时钟信号有效沿到数据有效的时间间隔。tCO=ClockDelay+MicrotCO+DataDelay管脚到管脚延时管脚到管脚延时tPD：指信号从输入管脚进来，穿过纯组合逻辑，到达输出管脚的延迟。由于CPLD的布线矩阵长度固定，所以常用最大管脚到管脚延时标准CPLD的速度等级。SlackSlack用于表示设计是否满足时序：正的Slack表示满足时序（时序裕量），负的Sla

6、ck表示不满足时序（时序的欠缺量）。slack=-Slack:setupslackSetupSlack=SlackClockPeriod–（Microtco+DataDelay+MicrotSU）Slack:holdslackHoldSlack=Microtco+DataDelay－MicrotH－（B－A）本章概要:时序约束与时序分析基础常用时序概念QuartusII中的时序

7、分析报告设置时序约束全局时序约束个别时序约束全局时序约束与个别时序约束全局时序约束即指定工程范围内通用的全局性时序约束。个别时序约束即对特殊的结点、路径、分组、模块指定个别性的时序约束。个别时序约束的优先级高于全局时序约束。QuartusII中常用的设置时序约束的途径：【Assigments】/【TimingSettings】【Assigments】/【Wizards】/【TimingWizard】【Assigments】/【AssigmentEditor】指定全局时序约束时序驱动的编译全局时钟设置全局的I/O

8、时序设置时序分析和报告选项时序向导时序驱动的编译全局时钟设置全局的I/O时序设置时序分析和报告选项时序分析和报告选项时序向导指定个别时序约束指定个别时钟要求个别时序约束输入最大最小延时输出最大最小延时反相时钟非时钟tCO要求（最大、最小）、tSU要求、tH要求、tPD要求剪除时序路径个别时序约束的对象单点点到点通配符时序组指定个别时钟要求时钟分类：独立时钟衍生时钟指定个别时钟要求独立时