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1、一．系统设计方案根据系统设计要求，需要实现一个4位十进制数字频率计，其原理框图如图1所示。主要由脉冲发生器电路、测频控制信号发生器电路、待测信号计数模块电路、锁存器、七段译码驱动电路及扫描显示电路等模块组成。测频控制信号发生电路标准时钟CLK脉冲发生器扫描控制LOCKENCLR待测信号F_IN锁存与译码显示驱动电路数码显示待测信号计数电路图1数字频率计组成原理框图由于是4位十进制数字频率计，所以计数器CNT10需用4个，7段显示译码器也需用4个。频率测量的基本原理是计算每秒钟内待测信号的脉冲个数。为此，测频控制信号发生器F_IN_CNT应设置一个控制信号时钟CLK，一个计数使能信号输出端EN、
2、一个与EN输出信号反向的锁存输出信号LOCK和清零输出信号CLR。若CLK的输入频率为1HZ，则输出信号端EN输出一个脉宽恰好为1秒的周期信号，可以作为闸门信号用。由它对频率计的每一个计数器的使能端进行同步控制。当EN高电平时允许计数，低电平时停止计数，并保持所计的数。在停止计数期间，锁存信号LOCK的上跳沿将计数器在前1秒钟的计数值锁存进4位锁存器LOCK，由7段译码器译出并稳定显示。设置锁存器的好处是：19显示的数据稳定，不会由于周期性的清零信号而不断闪烁。锁存信号之后，清零信号CLR对计数器进行清零，为下1秒钟的计数操作作准备。二.单元电路设计：1．时基产生与测频时序控制电路模块时基产生
3、与测频时序控制电路主要产生计数允许信号EN、清零信号CLR和锁存信号LOCK。时基产生电路：图2时基产生模块顶层图其VHDL程序清单如下：--CLK_SX_CTRLLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCLK_SX_CTRLISPORT(CLK:INSTD_LOGIC;LOCK:OUTSTD_LOGIC;EN:OUTSTD_LOGIC;CLR:OUTSTD_LOGIC);END;ARCHITECTUREARTOFCLK_SX_CTRLIS19SIGNALQ:STD_LOGIC_VE
4、CTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIF(CLK'EVENTANDCLK='1')THENIFQ="1111"THENQ<="0000";ELSEQ<=Q+'1';ENDIF;ENDIF;EN<=NOTQ(3);LOCK<=Q(3)ANDNOT(Q(2))ANDQ(1);CLR<=Q(3)ANDQ(2)ANDNOT(Q(1));ENDPROCESS;ENDART;测频时序控制电路：为实现系统功能,控制电路模块需输出三个信号：一是控制计数器允许对被测信号计数的信号EN；二是将前一秒计数器的计数值存入锁存的锁存信号LOCK；三是为下一个周期计数做准备的计数器清
5、零信号CLR。上述三个信号产生的顺序是:先提供计数信号,这种信号使计数器在1s提供锁存信号,这种信号对计数值进行锁存；最后是发出清零信号,这种信号可对计数器清零。计数器清零结束后又可重新计数,计数进入第二个周期。不难看出,控制电路模块实际上就是一个控制器,它需要一个周期为1s的信号作为产生并控制控制器输出的时基信号CLK0。控制电路模块中控制器19及端口如图3所示：图3测频时序控制模块顶层图其VHDL程序清单如下：--F_IN_CNT.VHDLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYF
6、_IN_CNTISPORT(CLK:INSTD_LOGIC;EN:INSTD_LOGIC;CLR:INSTD_LOGIC;QA,QB,QC,QD:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDF_IN_CNT;ARCHITECTUREARTOFF_IN_CNTISCOMPONENTCNT10PORT(CLK,EN,CLR:INSTD_LOGIC;COUNT10:BUFFERSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;SIGNALS2:STD_LOGIC;SIGNALS3:STD_LOGIC;19SIGNALS4:STD_LOGI
7、C;BEGINS2<=NOTQA(3);S3<=NOTQB(3);S4<=NOTQC(3);U1:CNT10PORTMAP(CLK,EN,CLR,QA);U2:CNT10PORTMAP(S2,EN,CLR,QB);U3:CNT10PORTMAP(S3,EN,CLR,QC);U4:CNT10PORTMAP(S4,EN,CLR,QD);ENDART;2.待测信号脉冲计数电路模块待测信号脉冲信号脉冲计数
