基于fpga的fft处理器的设计

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1、基于FPGA的FFT处理器的设计郭宇，王建华（江苏科技大学电子信息学院，江苏镇江，212003）摘要：本文主要研究基于FPGA的数据处理系统，内部包含一个1024点的FFT处理单元。FFT部分采用基四算法，五级级联处理，并通过CORDIC流水线结构使硬件实现较慢的复乘运算转化为移位和加减运算。双端口RAM、只读ROM全部内置在FPGA芯片内部，使整个系统的数据交换和处理速度得以很大提高，合理地协调了资源和速度之间相互制约问题。关键词：快速傅里叶变换（FFT）；蝶型运算；CORDIC；FPGA中图分类号：TN76文献标识码：ADesignofFFTProcessorBasedonFPGAG

2、UOYU,WANGJian-hua(CollegeofElectricalandInformation,JiangsuUniversityofScienceandTechnology,zhenjiang,jiangsu212003,China)Abstract:Thisthesismainlystudiesdataacquisition,controllingandFFTbasedonFPGA.FFTadoptsthealgorithmofradix-4,5-stepcascadingprocessing.Thewholesystemusespipelinepattern,practic

3、ality.ThemultiplicationunitischangedtoshiftandadditionunitbyCORDICpipelinestructurewhichiseasierthanmultiplicationforthehardware.Dual-portRAMandROMarebuiltinsidethesystem.Thesemethodsacceleratetheoperatingandreasonablyresolvethemutuallyrestrictionofresourcesandspeed.Keywords:fastfouriertransform(

4、FFT);butterflyprocessing;CORDIC；FPGA1.引言数字信号处理领域中FFT作为时域和频域转换的基本运算，是数字谱分析的必要前提，超级的运算能力在雷达处理、高速图像处理等的应用上极为广泛，而实时系统对FFT的运算速度要求更高。通用DSP处理器构成的FFT处理机采用循环编码算法，程序量小，但存在大量的冗余运算，且需要许多跳转操作，处理速度较慢，而在多处理器构成的并行处理系统中，进行大点数FFT计算时，存在并行算法与DSP处理器的寻址能力不相适应，不能有效利用数据传输的带宽和运算能力的问题，造成硬件资源的浪费。而FPGA能够并行处理，容易实现流水线结构，且升级简便

5、，非常适合实现FFT算法。FPGA厂商ALTERA公司等都研制了IP核但价格昂贵，因此自主研发基于FPGA芯片的FFT，把FFT实时化的要求核FPGA芯片设计的灵活性结合起来，实现并行算法与硬件结构的优化配置，提高FFT处理速度，满足现代信号处理的高速度、高可靠性要求。2.FFT处理器结构设计FFT处理器整体结构框图如图1所示：输入地址输入地址输入地址发生器发生器第发生器第第整一二五级级级序蝶蝶蝶双口双口双口形形形SRAMRAMRAMRAM单运运运算算算元单单单输出地址输出地址元输出地址元元发生器发生器发生器图1FFT整体结构框图本文采用级联结构，设计一个使用基4算法1024点32位(1

6、6位实数，16位虚数)的FFT处理单元整体结构框图如图1所示。此FFT处理器采用6级流水线结构，RAM采用乒乓操作，每组RAM都使用地址发生器进行控制。3FFT蝶型单元设计FFT的核心操作是蝶型运算，蝶型运算的速度直接影响着整个设计的速度，所以如何加[1]快蝶型运算单元的处理速度是提高FFT运算单元计算速度的关键问题。对于基4按时间抽取算法，蝶形单元的表达式为：mmm23XmXmWXmWXmWXm[]=+1234[]NNN[]+[]+[]mm23mX[mN+=−/4]XmjWXmWXmjWXm12[]⋅NN[]−34[]+⋅N[]mmm23XmN[+=−2/4]XmWXmWXmWXm12

7、34[]NNN[]+[]−[]mm23mX[mN+=+3/4]XmjWXmWXmjWXm12[]⋅NN[]−34[]−⋅N[]可以发现式中的每一个等式都包含三次复数加法和三次复数乘法。硬件电路易于处理的加法运算不考虑，只将计算复杂的复乘单元进行处理。2mπ−j将复乘单元简单的表示为：Ae'=N⋅A（3.1）2mπ−j22mmππ因为：ejN=−cos()+−jsin(j)（3.2）NN将式(3.2)代入式(3.1)得到：'⎡⎤22m