常用组合逻辑电路译码器

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1、4.3常用组合逻辑集成模块及其应用4.3.1加法器半加器与全加器(1)半加器(2)全加器2．加法器(1)串行进位加法器(2)超前进位加法器3.加法器应用1a3a2a1a0b3b2b1b01SA3A2A1A0B3B2B1B0S3S2S1S0CICO&&&&a3a2a1a0S3S2S1S0COSA3A2A1A0B3B2B1B0S3S2S1S0CIb3b2b1b0A-B=A+B+12Mb3=1b2=1b1=1b0=1a3a2a1a0S3S2S1S0COSA3A2A1A0B3B2B1B0S3S2S

2、1S0CI当M=0时执行A+BB0=B当M=1时执行A-BB1=B300118421BCD码余三码COSA3A2A1A0S3S2S1S0CIB3B2B1B0余三码COSA3A2A1A0S3S2S1S0CIB3B2B1B01100108421BCD码42．普通编码器二进制编码器二-十进制编码器4.3.2编码器1.概述m≤2nI0I1I2I3I4I5I6I7Y2Y1Y0输入输出100000000100000000100000000100000000100000000100000000100000000

3、1000001010011100101110111输入变量用“0”表示有信号输入,“1”表示无信号输入;输出变量用反码表示。53．优先编码器8-3线优先编码器真值表输入输出×××××××0××××××01×××××011××××0111×××01111××011111000I0I1I2I3I4I5I6I7×011111101111111Y2Y1Y0001010011100101110111ST11111××××××××11111111YES11100000000100000000011111111

4、10YSI7I6I5I4I3I2I1I0STYESY2Y1Y0YS74LS1486编码数字或字符二进制代码译码译码器的框图如图所示。A0A1An-1译码器Z0Z1Zm-1nm三位二进制23四位二进制24n位二进制2n4.3.3译码器1.概述7译码器二进制译码器二—十进制译码器数字显示译码器输入：n位二进制代码输出：2n个输出，只有一个输出为有效电平与输入BCD码相应的十进制数的十个数字。输入:BCD码输出:七段显示译码器去驱动七段显示器输入:BCD码输出:8例如:输入为3位二进制代码,输出是与代码

5、状态相对应的8个信号。试设计一3—8线译码器。(设高电平有效)(1)根据要求列出真值表2.二进制译码器9×××输入输出A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7000011110011001101010101010000000001000000(1)根据要求列出真值表11111111E00000000（3—8线译码器）000100000000010000000001000000000100000000010000000001010(2)函数逻辑表达式：=E.m1=E.m2=E.m3=E.m4=E

6、.m5=E.m6=E.m7=E.m0译码器的每一个输出端代表了相应输入变量的最小项。11Y0Y1Y2Y3Y4Y5Y6Y7A2A1A0E3-8译码器(3)电路图图4.3.17输入端输出端使能端译码器的每一个输出端代表了相应输入变量的最小项。12输入输出000011110011001101010101011111110011111101011111011011110111011011111011101111001111111010111111011111111S1×××11111111A2A1A0Y0

7、Y1Y2Y3Y4Y5Y6Y7为了扩展译码器的逻辑功能，还有两个控制端100000000S213输入输出S1S2+S30××××11111111×1×××1111111110000011111111000110111111100101101111110011111011111010011110111101011111101110110111111011011111111110A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7表4.3.83-8线译码器74LS138功能表14Y0Y1Y2Y3Y4Y5Y6Y7

8、74LS138译码器S1S2S3A2A1A0函数逻辑表达式：0012AAAS1S2S3.Y=1012AAAS1S2S3.Y=2012AAAS1S2S3.Y=3012AAAS1S2S3.Y=4012AAAS1S2S3.Y=5012AAAS1S2S3.Y=6012AAAS1S2S3.Y=7012AAAS1S2S3.Y=m0m1m2m3m4m5m6m774LS138译码器输出是A2A1A0三个变量的最小项的非15普通3-8译码器和74LS138的区别:Y0Y1Y2Y3Y4Y5Y6Y7A2