基于fpga的dds设计

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1、一、实验名称：基于FPGA的DDS信号源设计二、技术规范：1.实验目标：设计一个直接数字频率合成(DDS，DirectDigitalSynthesis)，DDS是一种新型的频率合成技术。DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟信号的合成技术。DDS技术具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。因此在现代电子系统及设备的频率源设计中，尤其在

2、通信领域，直接数字频率合成器的应用越来越广泛。2.实现功能：本实验最后将设计出一个具有频率控制和相位移控制功能的DDS。3.引脚：本实验有三个输入端口，8位的频率控制字端口，分别接8个开关按键，8位的相位控制字端口，分别接另外的8个开关按键，系统时钟输入端口；一个8位输出端口，接D/A的输入端口。FPGA板上的时钟频率为50MHz，本实验将其10分频后得到5MHz再使用。三．总体设计方案；1.DDS原理：实验采用目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存储的波形。图1：DDS系统的基本原理图图1中虚方框部分是DDS的核心单元，它可以

3、采用CPLD/FPGA来实现。图中的相位累加器由Ｎ位全加器和Ｎ位累加寄存器级联而成，可对频率控制字的二进制码进行累加运算，是典型的反馈电路。频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。每来一个时钟脉冲，相位寄存器以步长M递增。相位寄存器的输出与相位控制字相加，其结果作为正(余)弦查找表的地址。正(余)弦查找表的数据存放在ROM中，内部存有一个周期的正弦波信号的数字幅度信息，每个查找表的地址对应于正弦波中0°～360°范围内的一个相位点。查找表把输入的址信息映射成正(余)弦波的数字幅度信号，同时输出到数模转换器DAC的输入端，DAC输出的模拟信号经过低通滤波器(

4、LPF)，可得到一个频谱纯净的正(余)弦波。DDS具体工作过程如下：每来一个时钟脉冲clk，N位全加器将频率控制数据M与累加寄存器输出的累加相位数据N相加，把相加后的结果送至累加寄存器的输入端。累加寄存器一方面将上一时钟周期作用后所产生的新的数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据M相加；另一方面将这个值作为取样地址值送入幅度/相位转换电路，此电路根据取样地址输出相应的波形数据。最后经D/A转换器和低通滤波器将波形数据转换成所需要的模拟波形。DDS输出信号的频率由下式决定：q=()×clk(代表取样点数，M为频率控制字、代表存储器中存储数据的多少，N代

5、表累加器的位数，clk代表基准时钟频率)。调节M可以改变取样的点数，从而改变频率。假定基准时钟为70MHz，累加器为16位，则clk=70MHz，Y==65536(N＝16)，设M＝12则X=＝4096，所以q=(4096/65536)×70=4.375MHz。可见，通过设定相位累加器位数N、频率控制字M和基准时钟的值，就可以产生任一频率的输出。DDS的频率分辨率定义为：q=clk/由于基准时钟一般是固定的，因此相位累加器的位数就决定了频率的分辨率。2.功能实现：如果利用AT29C010芯片实验接线图如下：图2：DDS试验连线图顶层模块图：图3：DDS顶层设计电路图3.系统总体框图：

6、开关单元ROMD/A示波器相位累加器图4：总体框图4.模块描述及功能实现（这里采用的是自己编的rom，没有用falsh芯片）：①顶层模块:顶层模块主要用于分频，定义系统的输入和输出端口。由于实验箱采用系统时钟位50MHz，本实验才有时钟频率为5MHz，所以本模块主要负责将时钟进行10分频。模块将调用相位累加模块和rom模块。模块端口有：系统时钟输入端口（接系统时钟），8位频率控制字输入端口和8位相位控制输入端口（接16个开关按键），8位数据输出端口（接D/A的8位输入端口），复位输入端（接一个按键），分频后的时钟输出（接D/A的时钟输入）。名称方向电平位宽功能clkinput3.3V

7、1系统时钟信号，（50MHZ）Finput3.3V8频率控制字resetinput3.3V1复位信号Pinput3.3V8相位控制字sin_outoutput3.3V8正弦波数据clk_5MHzoutput3.3v1分频后的时钟②相位累加模块：相位累加主要是利用频率控制字和相位控制字来累加出寻址地址，N=N+M；address=N+P；其中N位累加寄存器，初期为0；M位频率控制字；address为寻址地址。模块端口有：时钟输入端口（接顶层模块5MHz时钟）