深圳大学信息工程学院

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1、深圳大学信息工程学院课程实验大纲课程编号2313100901，2313100902课程名称数字系统设计英文名称DigitalSystemsDesign课程性质综合选修课程属性非独立实验实验学时18适用专业通讯工程,电子信息工程编写日期2012年9月一、课程简介和基本要求课程性质是综合选修课。随着硅片集成密度的急剧提升而促使很多大型的数百万门的数字系统得以可能集成在单块硅片上。传统的设计方法譬如画逻辑示意图已经满足不了设计这些复杂系统的需求了，而运用一个好的设计方法就变得非常重要了。自顶向下的方法是人们所推崇的。通过使用计算机建模来描述系统能大大的简化这种

2、方法。VerilogHDL作为一种硬件设计语言，允许设计人员对基本的数字电路的特性和结构建模，再自动实现高级描述的电路结构，从而加快设计的周期。集成电路设计人员，必须首先掌握verilog，因为在IC设计领域，90%以上的公司都是采用verilog进行IC设计。课程的任务在于使学生掌握基于VerilogHDL的高级数字系统设计的过程，把数字设计概念与VerilogHDL语言有机的结合起来，其重点在于数字系统的设计，而不是为了纯粹的VerilogHDL语言的介绍。同时重点掌握运用算法状态机去描述系统状态的变化，熟练运用VerilogHDL对组合逻辑和各种状

3、态及其变化进行描述，然后通过仿真和综合去对系统进行时序和逻辑功能上的分析。相关课程是电路分析、数字电路、模拟电路、集成电路设计，本课程和这些课程的区别在于，强调通过基于VerilogHDL的数字系统设计的方法学与过程。二、实验课的任务、性质与目的通过实验使学生加深理解数字系统的设计过程，重点掌握如果用算法状态机去描述系统以及怎样用VerilogHDL去描述各个状态及其变化，并且在EDA技术课程基础上，熟练使用VerilogHDL对系统进行描述以及通过仿真来检验设计的争取性，为下一步进行FPGA/ASIC的实现打下良好的基础。三、主要仪器设备及环境1XIL

4、INX工具每人一套2PC机每人一台四、实验项目的设置与实验内容序号实验项目名称实验内容实验要求实验时数每组人数实验类型1简单组合逻辑设计设计一个字节（8位）的比较器1.编写Verilog源代码2.输出和整理电路结构图3.输出和整理仿真波形图21必做2时序逻辑电路设计11．参照书本上p327的例子，设计一个四个8位2进制输入数据的冒泡排序；2．8位数据是按照时钟节拍串行输入，要求用时钟触发任务执行，每个时钟周期完成一次数据交换的操作。1.输出和整理Verilog源代码2．输出和整理电路结构图3.输出和整理仿真波形图21必做3同步时序逻辑电路设计2以书本p3

5、29为参考，设计一个串行数据检测器，连续4个或4个以上为1时输出为1，其他输入情况下为0.重点是算法状态机的实现还有系统的时序分析。1.用算法状态机画出系统的所有状态变化2.输出和整理Verilog源代码3.输出和整理电路结构图4.输出和整理仿真波形图21必做4同步时序逻辑电路设计3运用Verilog语言，使用７段数码管实现秒表.通过综合和仿真，验证设计的正确性，并通过FPGA设计实现与验证.1．整理和描述计数器的逻辑结构和功能；2．用算法状态机画出计数器所有状态变化3．输出和整理Verilog源代码；4．输出和整理电路结构图；5．输出和整理仿真波形图；

6、6．对设计结果进行说明和分析21设计5同步时序逻辑电路设计41．参考P366设计思路和方法，设计一个最大可达1024个字节的LIFO堆栈。2．综合运用Verilog语言对该堆栈进行描述；3．通过综合和仿真，验证设计的正确性。4.FPGA设计实现与验证1．整理和描述堆栈的逻辑结构和功能；2．用算法状态机画出堆栈所有状态变化3．输出和整理VHDL源代码；4．输出和整理电路结构图；5．输出和整理仿真波形图；6．对设计结果进行说明和分析21设计注：实验为上机实验，学生只需要提交代码，以上机情况和代码为评价依据。五、教材、实验教材（指导书）[1]《Verilog数

7、字系统设计教程（第二版）》夏宇闻编著北京航空航天大学出版社六、考核方式与评分办法本课程的考核分为平时作业成绩、实验成绩以及期末成绩三大部分，其中期末成绩以开卷设计报告为主以上机面试为辅。总成绩按以下公式计算：总成绩＝作业成绩×15%＋实验成绩×25%＋期末成绩×60%制订人：朱明程说明：1、已开出或即将开出的教学计划中内含实验的课程或单独的实验课程均应编写教学实验大纲。2、课程编号、课程名称、适应专业与教学计划一致，教学实验大纲报教务处教研科备案。3、实验类型是指：验证型、综合型、设计型和研究探索型；实验要求是指：必修、选修和其它；实验类别是指：基础、技

8、术基础、专业和其它。