verilog语言与fpga数字逻辑设计

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1、VerilogHDL与FPGA数字逻辑设计指导教师：乔立岩教授报告人：徐红伟2011-07-30报告组成数字逻辑电路组合逻辑时序逻辑Verilog&FPGA开发经验Verilog注意事项FPGA调试经验时序分析基础输入/输出延时与建立/保持时间的计算伪路径对听众要求有扎实的数字电路基础；有Verilog&FPGA设计经历；精通带小数点的加减运算。数字逻辑电路数字逻辑电路组合逻辑电路时序逻辑电路组合电路：一个电路，在某一时刻，它的输出仅仅由该时刻的输入所决定。（蔡惟铮.基础电子技术.北京：高等教育出版社，2007）时序电路：一个电路，在某一时刻，它的输出不仅仅由该时刻的输入所决定，还取决于过去

2、的输入。（蔡惟铮.基础电子技术.北京：高等教育出版社，2007）组合电路：基本逻辑门组合电路由逻辑门组成，是数字电路的基础。C=A&B;C=A

3、B;B=~A;三态门：数据的双向传输与总线的挂接B=(ENA)?A:1’bZ;组合电路：基本逻辑门问题：门电路各种参数的含义与测量方法？UOHMINUOLMAXUILMAXUIHMINIOHMAXIOLMAXIIHMAXIILMAXTPHLtPLHtPD应用：逻辑门的扇出系数IBIS模型中输入输出模型的各种特性曲线……组合电路：其他逻辑门C=~(A&B);C=~(A

4、B);C=(A&(~B))

5、((~A)&B);C=A^B;C=~((A&(~B))

6、

7、((~A)&B));C=~(A^B);常用组合电路：译码器译码器3-8译码器输入输出G1G2AN+G2BNCBAY0NY1NY2NY3NY4NY5NY6NY7N0XXXX11111111X1XXX111111111000001111111100011011111110010110111111001111101111101001111011110101111110111011011111101101111111111074138真值表常用组合电路：译码器74138逻辑图常用组合电路：数据选择器数据选择器双4选1数据选择器数据选择器的RTL符号常用组合电路：数据选择器输入输出GNBAY1XX00

8、00C0001C1010C2011C374153真值表74153的1/2逻辑图常用组合电路：加法器加法器双全加器加法器的RTL符号常用组合电路：加法器输入输出CIABSUMCO0000000110010100110110010101011100111111常用组合电路：加法器74183的1/2逻辑图常用组合电路：数值比较器数值比较器7485数值比较器比较器的RTL符号常用组合电路：数值比较器数值比较器逻辑图竞争与冒险竞争在组合电路中，同一信号经由不同的途径到达某一汇合点的时间有先有后，这种现象称为竞争。把门电路两个输入信号同时向相反的逻辑电平跳变的现象叫竞争。冒险由竞争引起的电路输出发生瞬间

9、错误的现象称为竞争冒险。(如输出端产生的毛刺)“1”冒险：L=A&A*竞争与冒险“0”冒险：L=A+A*组合电路：小结三态门用于数据的双向传输与总线挂接；Verilog中的case和if-else多数情况下被综合成数据选择器（多路复用器）；Verilog中的+/-运算被综合成加法器；Verilog中的比较运算被综合成数字比较器；避免竞争与冒险。时序数字电路时序数字电路是由组合电路和存储电路两部分组成。（蔡惟铮.集成电子技术.北京：高等教育出版社，2007）存储电路一般由触发器组成。触发器触发器：一种具有存储、记忆一位二进制码的器件。D锁存器D触发器?同步/异步时序数字电路时序数字电路分为同步

10、时序数字电路和异步时序数字电路。时序电路同步时序电路异步时序电路同步/异步时序数字电路同步时序电路：存储电路中触发器的状态由同一个时钟控制。异步时序电路：触发器不是由同一个时钟控制，触发器的翻转有先有后。流水线流水线设计：把规模较大、层次较多的组合逻辑分成几个级，在每一级插入寄存器组暂存中间数据。K级流水线就是从组合逻辑的输入到输出恰好有K级，每级一个寄存器组，上一级的输出是下一集的输入，且又无反馈。VerilogHDLHDL（HardwareDescriptionLanguage）：硬件描述语言，用于描述数字电路。Verilog代码风格良好的代码风格有助于综合工具对逻辑进行优化。三态门三态

11、信号仅在驱动顶层的输出/双向引脚时可以用。在AlteraFPGA内部的信号传输时不可以用三态门。moduletristate(myinput,myenable,mybidir);inputmyinput,myenable;inoutmybidir;assignmybidir=(myenable?myinput:1'bZ);endmodule三态门my_bidirA三态门Cyclone系类FPGA的I/O结构O