逻辑电平匹配设计

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1、逻辑电平设计目录一、逻辑电平简介——逻辑电平都有哪些？二、逻辑电平匹配方法——为什么要进行逻辑电平匹配及如何匹配？1.单端输入输出的匹配方法2.差分输入输出的匹配方法一、逻辑电平简介1.常用的逻辑电平：TTL、CMOS、LVTTL、LVCOMS、CML、ECL、PECL、LVPECL、LVDS、GTL、RS232、RS422等。·TTL和CMOS的逻辑电平按典型电压可分为四类：5V系列、3.3V系列，2.5V系列和1.8V系列。5VTTL和5VCMOS逻辑电平是通用的逻辑电平。3.3V及以下的逻辑电平被称为低电压逻辑电平，常用的为LVTTL电平。低电压的逻辑电平还有2

2、.5V和1.8V两种。·ECL/PECL/LVPECL、CML和LVDS是差分输入输出。·RS-422/485和RS-232是串口的接口标准，RS-422/485是差分输入输出，RS-232是单端输入输出。一、逻辑电平简介1：输入高电平（Vih）：保证逻辑门的输入为高电平时所允许的最小输入高电平，当输入电平高于Vih时，则认为输入电平为高电平。2：输入低电平（Vil）：保证逻辑门的输入为低电平时所允许的最大输入低电平，当输入电平低于Vil时，则认为输入电平为低电平。3：输出高电平（Voh）：保证逻辑门的输出为高电平时的输出电平的最小值，逻辑门的输出为高电平时的电平值都

3、必须大于此Voh。4：输出低电平（Vol）：保证逻辑门的输出为低电平时的输出电平的最大值，逻辑门的输出为低电平时的电平值都必须小于此Vol。5：阀值电平(Vt)：数字电路芯片都存在一个阈值电平，就是电路刚刚勉强能翻转动作时的电平。它是一个界于Vil、Vih之间的电压值，对于CMOS电路的阈值电平，基本上是二分之一的电源电压值，但要保证稳定的输出，则必须要求输入高电平>Vih，输入低电平Vih>Vt>Vil>Vol。一、逻辑电平简

4、介6：Ioh：逻辑门输出为高电平时的负载电流（为拉电流）。7：Iol：逻辑门输出为低电平时的负载电流（为灌电流）。8：Iih：逻辑门输入为高电平时的电流（为灌电流）。9：Iil：逻辑门输入为低电平时的电流（为拉电流）。　　门电路输出极在集成单元内不接负载电阻而直接引出作为输出端，这种形式的门称为开路门。开路的TTL、CMOS、ECL门分别称为集电极开路（OC）、漏极开路（OD）、发射极开路（OE），使用时应审查是否接上拉电阻（OC、OD门）或下拉电阻（OE门），以及电阻阻值是否合适。对于集电极开路（OC）门，其上拉电阻阻值RL应满足下面条件：　　（1）：RL<（V

5、CC－Voh）/（n*Ioh＋m*Iih）拉电流尽可能大（2）：RL>（VCC－Vol）/（Iol＋m*Iil）灌电流尽可能小其中n：线与的开路门数；m：被驱动的输入端数。一、逻辑电平简介二、逻辑电平匹配方法1.为什么要进行逻辑电平匹配?TTL、CMOS、ECL等输入、输出电平标准不一致，同时采用上述多种器件互连时，为了使前级输出的逻辑0和1能被后级安全、可靠地识别，应考虑电平之间的转换问题。另一方面各种器件所需的输入电流、输出驱动电流不同，为了驱动大电流器件、远距离传输、同时驱动多个器件，都需要审查电流驱动能力：输出电流应大于负载所需输入电流。一、逻辑电平简介2.进

6、行逻辑电平匹配所要遵循的原则1.电平关系，驱动器件的输出电压必须处在负载器件所要求的输入电压范围，包括高、低电压值。2.驱动能力，驱动器件必须能对负载器件提供灌电流最大值。驱动器件必须对负载器件提供足够大的拉电流。3.时延特性，在高速信号进行逻辑电平转换时，会带来较大的延时，设计时一定要充分考虑其容限。4.选用电平转换逻辑芯片时应慎重考虑，反复对比。通常逻辑电平转换芯片为通用转换芯片，可靠性高，设计方便，简化了电路，但对于具体的设计电路一定要考虑以上三种情况，合理选用。5.应保证合格的噪声容限（Vohmin－Vihmin≥0.4V，Vilmax－Volmax≥0.4V

7、)，并且输出电压不超过输入电压允许范围。6.对上升/下降时间的影响。应保证Tplh和Tphl满足电路时序关系的要求和EMC的要求。7.对电压过冲的影响。过冲不应超出器件允许电压绝对最大值，否则有可能导致器件损坏。其中条件1，属于门电路电压兼容性的问题，条件2属于扇出数的问题。前级输出电压后级输入电压后级输入电压前级输出电压二、逻辑电平匹配方法3.TTL、CMOS器件互连的方法二、逻辑电平匹配方法3.3V的逻辑电平标准如前面所述有三种（LVTTL、LVCOMS以及3.3V逻辑电平标准），但是实际的.3VTTL/CMOS逻辑器件的输入电平参数一般都使用L