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1、VHDL数字钟设计报告一.数字钟总体设计方案：1.1设计目的①正确显示时、分、秒；②可手动校时，能分别进行时、分的校正；③整点报时功能；1.2设计思路数字钟的设计模块包括：分频器、去抖动电路、校时电路、“时、分、秒”计数器、校时闪烁电路、整点报时和译码显示电路。每一个功能模块作为一个实体单独进行设计，最后再用VHDL的例化语句将各个模块进行整合，生成顶层实体top。该数字钟可以实现3个功能：计时功能、设置时间功能和报时功能。二．数字钟模块细节2.1分频器（fenpin）本系统共需3种频率时钟信号（1024Hz、512Hz、
2、1Hz）。为减少输入引脚，本系统采用分频模块，只需由外部提供1024Hz基准时钟信号，其余三种频率时钟信号由分频模块得到。分频原理：为以1024Hz基准时钟经1024分频得到512Hz,1Hz频率时钟信号。分频器管脚代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityfenpinisport(clk1024:instd_logic;clk1,clk512:outs
3、td_logic);endfenpin;architecturecmloffenpinisbeginprocess(clk1024)variablecount1:integerrange0to512;variableq1:std_logic;beginifclk1024'eventandclk1024='1'thenifcount1=512thenq1:=notq1;count1:=0;elsecount1:=count1+1;endif;endif;clk1<=q1;endprocess;process(clk1024)
4、variablecount512:integerrange0to1;variableq512:std_logic;beginifclk1024'eventandclk1024='1'thenifcount512=1thenq512:=notq512;count512:=0;elsecount512:=count512+1;endif;endif;clk512<=q512;endprocess;endcml;2．2校时电路（jiaoshi）本模块要实现的功能是：正常计时、校时、校分在每个状态下都会产生不同控制信号实现相应的功
5、能。校时管脚图代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityjiaoshiisport(rst,rvs,select_rvs,mtime,mclkin,hclkin:instd_logic;hclkout,mclkout:outstd_logic);endjiaoshi;architecturecmlofjiaoshiissignalh_m:std_logic;beginp1:process(rst,rvs,hc
6、lkin,mclkin,h_m,mtime)beginifrst='0'thennull;elsifrvs='1'thenhclkout<=hclkin;mclkout<=mCLKin;elsifh_m='0'thenhclkout<=hclkin;mclkout<=mtime;elsehclkout<=mtime;mclkout<=mclkin;endif;endprocess;p2:process(select_rvs)beginifselect_rvs'eventandselect_rvs='1'thenh_m<=n
7、oth_m;endif;endprocess;endcml;管脚图仿真图2.3时计数器（hour）分计数器(mine)秒计数器(second)时计数器管脚图时代码：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityhourisport(rst,hclk:instd_logic;hour0,hour1:bufferstd_logic_vector(3downto0));endhour;architecturecmlofhou
8、risbeginprocess(rst,hclk,hour0,hour1)beginifrst='0'thenhour0<="0000";hour1<="0000";elsifhclk'eventandhclk='1'thenifhour0="0011"andhour1="0010"thenhour0<
