数字集成电路低功耗优化设计研究

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1、增加预计算逻辑(Pre．Computing)【5】等。(3)寄存器传输级(RT-Level)的低功耗设计的主要思想是对部分电路不工作时的状态进行隔离，进而减少模块电路在运行过程中的无效翻转。主要有门控时钟(ClockGating)[61存储器分块访问、操作数隔离等方法。(4)逻辑门级(Gate．Level)低功耗设计的主要出发点是减小负载电容，减少毛刺，调整晶体管尺寸，选择功耗较低的逻辑器件，并尽可能优化逻辑结构等。逻辑门低功耗优化的主要方法有单元映射、公因子提取【71、路径平衡I引、时序调整【91、门尺寸优化‘1m121、管脚置换等。(5)版图

2、级(Layout-Level)的优化主要是优化器件和互联，在版图设计过程中根据信号活动性对信号分层，并将电路划分成易管理的小电路块。(6)电路级(Circuit．Level)是进行低功耗设计的最低层次，即具体电路实现过程中采用某些措施来降低电路的功耗。在这个层次中主要考虑逻辑类型的选择，包括动态电路和异步电路的使用等方面。静态功耗在形成原因上与动态功耗有本质区别，因此静态功耗的优化方法也不同于动态功耗。静态功耗的形成和工艺直接相关，因此静态功耗的大小主要取决于工艺方面的参数。主要优化技术包括工艺控制法【13】、阈值电压控制法【14】、输入向量控制

3、法【l引、电源电压控制法【l6】等。这些方法主要是在晶体管级和物理工艺级方面的研究成果，目前在高层次上的优化方法还未得到很好的发展。同时，静态功耗还容易受到环境参数的影响。因此，鉴于研究条件的限制，论文未对静态功耗的优化方法进行详细研究。1．4论文的主要工作论文的章节安排如下：第一章对数字集成电路低功耗技术的研究背景、意义和基本的低功耗方法及其应用的现状和趋势进行了阐述。第二章主要介绍了数字集成电路设计中各个层次的低功耗优化方法。第三章介绍了低功耗优化方法EDA实现的实验平台。第四章对数字集成电路的低功耗优化方法进行了EDA实现。在数字集成电路的

4、门级低功耗优化设计中，对单元映射和公因子提取这两种优化方法分别进行了典型电路的EDA实现，并且对基于TSMCO．18urn工艺的主要标准单元进行了单元映射优化，并分析其优化效果；在数字集成电路的寄存器传输级低功耗优化设计中，对门控时钟的优化方法进行了典型电路的EDA实现，在8051单片机这个比较完整的系统电路中加入门控时钟，通过分析其优化结果总结出一般性结论，3此外还提出了代码风格对于数字集成电路面积和功耗的影响。第五章对数字集成电路有限状态机的低功耗设计方法进行了研究，总结了各种优化方法下有限状态机综合后面积和功耗的优化效果，提出了对于有限状态

5、机电路的功耗优化方法。第六章对论文工作进行了总结，并就今后的研究工作做了展望。42数字集成电路低功耗优化技术2．1影响功耗的因素2．1．1数字集成电路功耗的来源数字集成电路功耗的来源一般分为两种：来自开关的动态功耗；来自漏电的静态功耗。动态功耗源于电路运算过程中信号翻转所引起的能量消耗，静态功耗主要表现为与翻转率无关的漏电功耗。动态功耗可分为电容充放电(包括网络电容和输入负载)和PMOS／NMOS同时打开形成的瞬间短路电流造成的功耗。静态功耗可分为两类：扩散区和衬底形成二极管的反偏电流(如D如)造成的功耗：关断晶体管中通过栅氧的电流(Isubth

6、翮删)造成的功耗。由于芯片的漏电电流随温度变化，所以当芯片发热时，静态功耗会呈指数上升。同时，漏电流的大小会随特征尺寸减小而增加。数字集成电路的总功耗、动态功耗(开关功耗和短路功耗)和静态功耗(漏电功耗)的公式为：BD胁，=只办，埘册ic+eshort+，‰妇(2—1)Pswitch=A×C×Vz×F(2-2)Pshort=A(B／12)(V一2Vth)j×FxT(2-3)PleS妇兽e=Qdio如七Isubth峪h碡nQ-q其中，l",o,at为总功耗，‰删fc为动态功耗，只厅orf为短路功耗，Pleskage为漏电功耗，A为开关活动性(Swi

7、tchingActivity)，C为总的负载电容(TotalLoadCapacitance)，V为电源电压(SupplyVoltage)，F为目标频率(TargetFrequency)，B为增益因素(GainFactor)，T为输入信号的上升／下降时间(Rise／FallTimeofgateinputs)，Vth为阈值电压(VoltageThreshold)。数字集成电路主要采用CMOS电路。在直流供电CMOS电路中，功耗由静态功耗和动态功耗两部分组成【l引。CMOS电路的功耗主要由以下几部分组成：etofat=‰+匕+该=％(‰+k+‰)(2-

8、5)其中，Pro胁l表示CMOS电路的总功耗，‰、‰、％分别表示翻转功耗、短路功耗以及漏电功耗，它们都与电源电压成正比，‰、k、k分别表