数字逻辑设计实验六

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1、数字逻辑设计实验2011春季学期计算机硬件实验中心实验六用VHDL语言设计时序电路XilinxISE9.1i环境下实现FPGA设计与实践的一般过程①新建项目，添加VHDL代码②逻辑综合③建立波形文件，进行波形设计④波形模拟仿真⑤创建ucf文件，进行管脚定义⑥生成bit文件，下载到芯片中进行调试实验内容必做1、设计实现4位寄存器2、设计实现4节拍发生器选做3、设计实现带有置位和复位功能的JK触发器4、设计实现模10计数器1、设计实现4位寄存器设计要求(参照实验指导书)采用总线结构，用VHDL语言设计实

2、现4位寄存器，按照一定的控制信号进行数据的写入和读出信号定义信号名方向信号功能说明CSin时钟信号，同时作为片选信号，高电平有效WRin写信号，高电平有效RDin读信号，高电平有效同时作为寄存器的数据输入和输出端口，其读写DATAinout操作由RD和WR信号控制1、设计实现4位寄存器设计提示时钟信号CS同时作为片选信号，且高电平有效即CS='1'写信号高电平有效，寄存器进行写操作即CS='1'andWR='1'读信号高电平有效，寄存器进行读操作即CS='1'andRD='1'库函数需要包含li

3、braryUNISIM1、设计实现4位寄存器波形仿真CS(clk)RDWRDATA10101010111111101110注意：读写信号不能同时有效1、设计实现4位寄存器验收要求项目文件项目名称中需要包含自己的姓名缩写VHDL源代码文件波形仿真文件实验报告原始记录2、设计实现4节拍发生器设计要求(参照实验指导书)用VHDL语言设计实现4节拍发生器，并完成FPGA下载信号定义信号名方向信号功能说明clkin整个时序电路的时钟信号，上升沿有效resetin复位信号，高电平有效t1out节拍发

4、生器的输出信号t2out节拍发生器的输出信号t3out节拍发生器的输出信号t4out节拍发生器的输出信号2、设计实现4节拍发生器设计提示时钟信号的VHDL描述方法使用时钟信号的属性描述语句实现clk'eventandclk='1'复位信号的VHDL描述方法使用同步复位信号设计PROCESS语句描述由于时钟信号和复位信号是敏感信号，因此描述实体时，需显式的将两者放入PROCESS语句后的括号中库函数需要包含libraryUNISIM，使用全局时钟缓冲器bufgp2、设计实现4节拍发生器波形仿真cl

5、kresett1t2t3t42、设计实现4节拍发生器FPGA下载要求clk信号连接单脉冲输出，采用手动控制复位信号连接任意手动开关，开关拨上表示复位操作t1～t4信号连接4个LED单色灯管脚定义数字逻辑设计实验指导书P8：表1-2-2各器件与XC3S500E芯片管脚连接表COP2000+软件界面（数字逻辑设计实验指导书P20）2、设计实现4节拍发生器验收要求项目文件项目名称中需要包含自己的姓名缩写VHDL源代码文件波形仿真文件实验台演示实验报告原始记录3、设计实现带有置位和复位功

6、能的JK触发器（选做）设计要求用VHDL语言设计实现带有置位和复位功能的JK触发器，并正确完成FPGA下载（项目名称中需要包含自己的姓名缩写）给出JK触发器的设计框图给出输入输出信号定义给出VHDL代码设计给出仿真波形完成下载执行的完整过程4、设计实现模10计数器（选做）设计要求用VHDL语言设计模10计数器，并正确完成FPGA下载（项目名称中需要包含自己的姓名缩写）给出模10计数器的设计框图给出输入输出信号定义给出VHDL代码设计给出仿真波形完成下载执行的完整过程XilinxI

7、SE使用常见问题根据设计要求，完成VHDL源代码编写修改VHDL代码文件后重新进行逻辑综合•[Run]选项变灰，可选择[Rerun]选项时钟信号选择XilinxISE使用常见问题波形仿真时，设计好信号时序关系以及仿真时间仿真时间长度XilinxISE使用常见问题管脚绑定时，确定好对应关系(管脚号前加P)使用[AddSource]选项添加ucf文件•同一个项目下，只允许有一个关联的ucf文件实验报告上交要求实验报告在全部实验完成后一周内统一上交存档地点：管理楼G713班级学生名单（班号，学

8、号，姓名），附上理论课教师姓名，实验报告的顺序应与名单顺序一致注意：不能自己单独来交