《VHDL语言与数字逻辑电路设计》——第9讲_Altera公司EDA开发环境的高级应用

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2、DA开发环境的高级应用一、基于LPM的设计1、基于LPM的设计流程：许钢8/28/20214《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计1、基于LPM的设计流程：许钢8/28/20215《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计1、基于LPM的设计流程：许钢8/28/20216《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计1、基于LPM的设计流程：许钢8/28/

3、20217《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计1、基于LPM的设计流程：许钢8/28/20218《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计Decode1.vhd:LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdecode1ISPORT(data:INSTD_LOGIC_VECTOR(3DOWNTO0);enable:INSTD_LOGIC;clock:INSTD_

4、LOGIC;aclr:INSTD_LOGIC;eq0:OUTSTD_LOGIC;eq1:OUTSTD_LOGIC;………eq14:OUTSTD_LOGIC;eq15:OUTSTD_LOGIC);ENDdecode1;许钢8/28/20219《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计Decode1.vhd:ARCHITECTURESYNOFdecode1ISSIGNALsub_wire0:STD_LOGIC_VECTOR(15DOWNTO0);COMPONENTlpm_d

5、ecodeGENERIC(lpm_width:NATURAL;lpm_decodes:NATURAL;lpm_pipeline:NATURAL);PORT(enable:INSTD_LOGIC;aclr:INSTD_LOGIC;clock:INSTD_LOGIC;eq:OUTSTD_LOGIC_VECTOR(15DOWNTO0);data:INSTD_LOGIC_VECTOR(3DOWNTO0));ENDCOMPONENT;BEGIN许钢8/28/202110《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环

6、境的高级应用一、基于LPM的设计Decode1.vhd:BEGINeq0<=sub_wire0(0);…………eq15<=sub_wire0(15);lpm_decode_component:lpm_decodeGENERICMAP(LPM_WIDTH=>4,LPM_DECODES=>16,LPM_PIPELINE=>1)PORTMAP(enable=>enable,aclr=>aclr,clock=>clock,data=>data,eq=>sub_wire0);ENDSYN;许钢8/28/202111《VHDL语言与数字逻

7、辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计2、基于LPM的ROM的设计：.mif文件（存储器初始化文件）的格式;.mif文件的Matlab程序生成；基于LPM的ROM的设计；设计实体中ROM的应用。例：设计一个正弦波发生器。计数器ROMDAC时钟波形输出地址数据许钢8/28/202112《VHDL语言与数字逻辑电路设计》第九讲Altera公司EDA开发环境的高级应用一、基于LPM的设计2、基于LPM的ROM的设计：①.mif文件（存储器初始化文件）的格式;例：设计一个正弦波发生器。WIDTH

8、=8;DEPTH=256;ADDRESS_RADIX=DEC;DATA_RADIX=DEC;CONTENTBEGIN0:0;1:6;2:12;3:18;4:25;5:31;…………253:-18;254:-12;255:-6;END;许钢8/28/202113《VHDL语言与