VerilogHDL第五讲Verilog实例

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1、第五讲门电路的描述和设计实例5.1基本门电路的描述一个逻辑电路是由许多逻辑门和开关所组成，因此用逻辑门的模型来描述逻辑电路结构是最直观的。VerilogHDL提供了一些描述门类型的关键字，可以用于门级结构建模。VerilogHDL内含的基本元件模型共有26种，其中14种为基本门级元件，12种为开关级元件，5.1.1门电路列表多输入门and(与门)nand(与非门)or(或门)nor(或非门)xor(异或门)xnor(异或非门)多输出门buf(缓冲器)not(非门)三态门bufif0(高电平使能缓冲期)bufif1(低电平使能缓冲期)notif0(高

2、电平使能非门)notif1(低电平使能非门)上拉，下拉电阻pullup(上拉电阻)pulldown(下拉电阻)门与开关的说明语法可以用标准的声明语句格式和一个简单的实例引用加以说明基本格式如下：<门的类型>[<驱动能力><延时>]<门实例1>[，<门实例2>，<门实例3>……]门的类型是门声明语句所必须的，它可以是VerilogHDL语法规定的26门类型中的任意一种。驱动能力和延时是可选的，可根据不同的情况选不同的值或不选。门实例1是在本模块中引用的第一个这种类型的门的名称及端口定义，而门实例n是引用的第n个这种类型的门的名称及端口定义。例：nan

3、d#10nd1(a,data,clock,clear);这个例子说明在模块中使用了一个名为nd1的与非门，输入为clock,data,clear输出为a,输出与输入得延时为10个单位时间5.1.2基本门的逻辑真值表nand01xznor01xz01111010xx110xx10000x1xxxxx0xxz1xxxzx0xxNand和nor真值表xor01xzxnor01xz001xx010xx110xx101xxxxxxxxxxxxzxxxxzxxxxXor和xnor真值表5.1.3门级延时的说明门级延时反映的是信号的变化从门级元件的任意输入端口流

4、动到任一输出端口所经历的传输延迟主要可以分为：上升延时下降延时截至延时到不定态的延时5.1.4门级延时量的基本表示方式当门级延时量只包含一个延时值时，也就是说当门级延时说明部分是#d形式时，延时值d将同时代表元件实例的上升延时值，下降延时值，截至延时值，到不定态的延时值，当门级延时量包含两个延时值是，也就是当门级延时说明部分是#（d1，d2）形式时，元件实例的上升延时值，下降延时值将指定，同理，当有3个延时值，前三个将指定5.2组合逻辑电路设计实例（1）加法器moduleadder_8(cout,sum,a,b,cin);outputcout;ou

5、tput[7:0]sum;inputcin;input[7:0]a,b;assign{cout,sum}=a+b+cin;endmodulemodulecompare(equal,a,b);parametersize=1;outputequal;input[size-1:0]a,b;assignequal=（a==b）?1:0;endmodule（2）比较器（3）3-8译码器moduledecoder(out,in);output[7:0]out;input[2:0]in;assignout=1'b1<

6、in口输入的值）位，并赋予out****/endmodule（4）BCD/七段译码器modulebin7seg(data_in,EN,data_out);input[3:0]data_in;inputEN;output[6:0]data_out;reg[6:0]data_out;always@(data_inorEN)begindata_out=7'b1111111;if(EN==1)case(data_in)4'b0000:data_out=7'b1000000;//04'b0001:data_out=7'b1111001;//14'b0010:

7、data_out=7'b0100100;//24'b0011:data_out=7'b0110000;//34'b0100:data_out=7'b0011001;//44'b0101:data_out=7'b0010010;//5（续）BCD/七段译码器4'b0110:data_out=7'b0000011;//64'b0111:data_out=7'b1111000;//74'b1000:data_out=7'b0000000;//84'b1001:data_out=7'b0011000;//94'b1010:data_out=7'b00010

8、00;//A4'b1011:data_out=7'b0000011;//b4'b1100:data_out=7'b0100