时序逻辑设计原理

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1、第7章时序逻辑设计原理第一讲南京大学计算机系时序电路导读确定组合确定自然自然的输入逻辑的输出世界世界组合组合是问题的全部吗？第7章时序逻辑设计原理2时序电路导读时序电路的输出不仅取决于当前的输入，而其取决于过去的输入序列（状态）。状态state：是一个状态变量集合。包含了在当前输入的基础上预测当前输出的所有的历史信息。时序电路的状态个数有限：有限状态机状态的流转反映了电路的特性。第7章时序逻辑设计原理3时序电路导读状态变化的驱动方式：时钟clock有效电平：通常在时钟的触发沿内状态发生改变。时钟周期t、时钟频率、时钟触发沿、占空比per高电平有效低电平有效第7章时

2、序逻辑设计原理4时序电路导读时序电路的类型：反馈时序电路：采用普通门电路和反馈回路来实现逻辑电路中的记忆能力，由此构成时序逻辑电路。时钟同步时序电路：也采用逻辑构件来构建电路，但输入由统一的时钟信号控制。其它类型：通用基本型、多脉冲型等y≥1Y（=Z）S≥1R第7章时序逻辑设计原理5内容提要双稳态电路(Bi-stableDevice)锁存器与触发器时钟同步状态机分析时钟同步状态机设计用状态表设计状态机用状态图设计状态机用转移表设计状态机反馈时序电路分析反馈时序电路设计Verilog设计时序电路：自学第7章时序逻辑设计原理61、双稳态元件BistableEle

3、ments所谓的双稳态元件（或者电路），是指电路有两个稳定的状态，即置位状态和复位状态。Q为1的状态称为置位状态，而Q为0的状态称为复位状态。LOWHIGHHIGHLOWHIGHLOWLOWHIGH第7章时序逻辑设计原理7Analoganalysis以CMOS电路电压传输特性为例CMOS阈值电平2.5V左右2.51V2.5V4.8V5.0V2.5V2.0V0.0V(2.5V,2.5V)2.5V2.0V0.0V2.5V4.8V5.0V第7章时序逻辑设计原理8亚稳定性Metastability双稳态电路的内在特性(inherent)2稳定点（stablepoints）1亚稳定点

4、（metastablepoint）亚稳态，非有效的逻辑信号，但满足回路方程第7章时序逻辑设计原理9亚稳态特性球正好在山顶球在山脚，需要踢到另一边第7章时序逻辑设计原理10亚稳态特性任何时序电路都存在亚稳态现象开机：存在亚稳态工作：外部激励必须满足最短时间要求,才能生效,否则…第7章时序逻辑设计原理11说说单稳态(Monostable)第7章时序逻辑设计原理122锁存器与触发器时序电路的基本构件。都是双稳态元件。锁存器(Latch)连续地监测其输入，并且独立于时钟信号而在任何时候都可以改变输出触发器(Flip-Flop)连续地监测输入信号，并只在时钟信号所确定的时刻

5、改变其输出同步(Synchronous)：与时钟信号同步第7章时序逻辑设计原理13锁存器1.RS（Reset-Set）锁存器2.RS锁存器3.具有使能端的RS锁存器4.D锁存器第7章时序逻辑设计原理14RS锁存器及典型操作或非门构成的RS锁存器，有两个输入R、S，两个输出Q、QN。S进行置位set，使得Q输出1R进行复位reset，使得Q输出0(11)(1)(3)(5)(6)(7)(4)(12)(2)(8)(9)(10)RS正常输入R和S不能同时取消，RS同时起作用否则会导致震荡状态或亚稳态。第7章时序逻辑设计原理15RS锁存器时间参数新状态外输入RS00011110原状态0000

6、100001010110000111111000011010000110最小脉冲宽度传播延迟输入信号宽度必须大于最小脉冲宽度第7章时序逻辑设计原理16RS锁存器R非S非锁存器：低态有效的置位和复位，可以用与非门实现。第7章时序逻辑设计原理17具有使能端的RS锁存器•S-RLatchwith11Enable,带使能端的11RS锁存器(RS闩锁)1•受使能信号控制，C为写入条件或指令第7章时序逻辑设计原理18具有使能端的RS锁存器•S-RLatchwith1101Enable,带使能端的001RS锁存器(RS闩锁)11•受使能信号控制，C为写入条件或指令第7章时序逻辑设计原理19D锁存器

7、•数据经非门产生一对互补信号，D型锁存器(DLatch)•C：控制输入端，亦称ENABLE,CLK或G端，提出最小脉冲宽度。•C有效时，Q输出与D输入一致，锁存器打开，从输入到输出的通道时透明的•C无效时，锁存器关闭，Q保持上一次的值第7章时序逻辑设计原理20D锁存器时间参数DLatch：TransparentLatch建立时间(Set-uptime)窗口内D输入改变导建立保持时间致输出不可预测保持时间(Holdtime)需满足t和t的