数字钟的设计

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1、江西机电职业技术学院课程设计报告题目:数字钟的设计学年:11/12学年专业:电子技术应用班级:10应用电子班学号:19号、10号姓名:胡浩、孔凯强指导教师:樊老师学科:EDA应用技术时间:2012/5/7—2012/5/1112目录一.设计思路…………………………………………………………………………………11.1总体结构………………………………………………………………………………........1二.方案论证与选择……………………………………………………………………..…12.1.数字钟方案论证与选择……………………………………………

2、………………….........1三.单元模块设计部分………………………………………………………………….13.1分频模块设计…………………………………………………………………...23.2.定时闹钟模块的设计………………………………………………………....23.3.显示模块的设计…………………………………………………………………33.4秒分时模块的设计……………………………………………………………...33.4.1.SECOND模块的设计………………………………………………………………...33.4.2MINUTE模块的设计………

3、…………………………………………………………43.4.3.HOUR模块的设计…………………………………………………………………...53.5扫描模块的设计………………………………………………………………..63.6二选一模块的设计……………………………………………………………..73.7六选一模块的设计……………………………………………………………..73.8各模块的原理图…………………………………………………………….…..8四.系统仿真………………………………………………………...........................

4、.............104.1.数字钟图………………………………………………………………………………........104.2.数字钟编译引脚图……………………………………………………………………….....104.3.数字钟仿真图………………………………………………………………………………11五.心得体会.................................................................................................................

5、......1212EDA数字钟设计一、设计思路基于VHDL语言,用Top_Down的思想进行设计。1.1确定总体结构,如图1-1所示。时间计数显示模块数码管显示六选一模块定时闹钟图1-1二、方案论证与选择2.1数字钟方案论证与选择:方案一是用CN6无进位六进制计数器选择数码管的亮灭以及对应的数,循环扫描显示,用SEL61六选一选择器选择给定的信号输出对应的数送到七段码译码器。K4模块进行复位,设置小时和分,输出整点报时信号和时,分,秒信号。作品中选方案二。方案二也采用自顶向下的设计方法,它由分频模块,秒计数模块,分计数模块,小时计数

6、模块,报警模块,二选一模块,校时模块和译码模块八部分组成。两者设计方式,功能实现方面都差不多,作品中选择的是方案二。三、单元模块设计部分单元模块设计部分分五个部分,介绍数字钟分频模块,定时闹钟模块,显示模块,秒分时模块,扫描模块,二选一模块。123.1分频模块的设计此模块是以原理图输入。如图1-2。3.2定时闹钟模块设计libraryieee;useieee.std_logic_1164.all;entityALERTisport(m1,m0,s1,s0:instd_logic_vector(3downto0);clk:instd_l

7、ogic;q500,qlk:outstd_logic);endALERT;architecturesss_arcofALERTisbeginprocess(clk)beginifclk'eventandclk='1'then/**********脉冲为上升沿/ifm1="0101"andm0="1001"ands1="0101"then/**分为59,秒为51、53、55、ifs0="0001"ors0="0011"ors0="0101"ors0="0111"then57报低频率响声/q500<='1';elseq500<='0';e

8、ndif;endif;ifm1="0101"andm0="1001"ands1="0101"ands0="1001"thenqlk<='1';/当时间的分为59,分为59时报整时/elseqlk<='0';endif;e

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