VHDL程序基本结构1

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1、第二章VHDL程序基本结构§2-1VHDL程序的基本单元§2-2设计实体§2-3设计结构体§2-4库§2-5程序包§2-6配置§2-7子程序2.1VHDL程序基本结构例一个2输入的与门的逻辑描述LIBRARYIEEE;--库说明语句USEIEEE.STD_LOGIC_1164.ALL;--程序包说明语句ENTITYand2ISPORT(a,b:INSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2;ARCHITECTUREand2xOFand2ISBEGINy<=aANDb;ENDan

2、d2x;实体部分结构体部分一个完整的VHDL程序包括1.实体（Entity）2.结构体（Architecture）3.配置（Configuration）4.包（Package）5.库（Library）其中，实体和结构体是VHDL设计文件的两个基本组成部分：实体部分描述设计系统的外部接口信号（即输入/输出信号）；结构体用于描述系统的内部电路。配置用于从库中选取所需元件安装到设计单元的实体中；包存放各设计模块能共享的数据类型、常数、子程序等；库用于存放已编译的实体、结构体、包集合和配置。结构示意图：库、程

3、序包实体结构体进程或其他并行结构结构体进程或其他并行结构……配置VHDL程序基本结构2.2设计实体(ENTITY)实体的一般格式为：ENTITY实体名IS[GENERIC(类属参数说明)：][PORT(端口说明)；]END[ENTITY]实体名；实体是一个完整的、独立的语言模块，它相当于电路中的一个器件或电路原理图上的一个元件符号。实体中的每一个I/O信号被称为端口，其功能对应于电路图符号的一个引脚。端口说明则是对一个实体的一组端口的定义，即对基本设计实体与外部接口的描述。端口是设计实体和外部环境动态

4、通信的通道。ayand2b类属参数说明是可选部分。如果需要，可使用以“GENERIC”语句来指定该设计单元的类属参数（如延时、功耗等）。实体名、端口名等均应为符合VHDL命名规则的标识符。端口说明的一般格式为：PORT（端口名{，端口名}：端口模式数据类型；端口名{，端口名}：端口模式数据类型）；2.2.1类属和端口说明类属说明的一般格式为：GENERIC(［常数名：数据类型［：=设定值］］，……)例：GENERIC(delay:TIME：=10ns)；例：ENTITYand2ISPORT(a,b:I

5、NSTD_LOGIC;y:OUTSTD_LOGIC);ENDand2;2.2.2端口模式端口模式用来说明数据传输通过该端口的方向。端口模式有以下几类：IN（输入）：仅允许数据流进入端口。主要用于时钟输入、控制输入、单向数据输入。OUT（输出）：仅允许数据流由实体内部流出端口。该模式通常用于终端计数一类的输出，不能用于反馈。BUFFER（缓冲）：该模式允许数据流出该实体和作为内部反馈时用，但不允许作为双向端口使用。INOUT（双向）：可以允许数据流入或流出该实体。该模式也允许用于内部反馈。如果端口模式没

6、有指定，则该端口处于缺省模式为：IN。2.3设计结构体（ARCHITECTURE）结构体是用来描述设计实体的内部结构和实体端口间的逻辑关系，在电路图相当于器件的内部结构。结构体的一般格式如下：ARCHITECTURE结构体名OF实体名IS[结构体说明部分];BEGIN[并发处理语句]；END［ARCHITECTURE］结构体名；结构体名由设计者自行定义，OF后面的实体名表明了该结构体所对应的是哪一个实体。有些设计实体有多个结构体，这些结构体的名称不可相同，通常用behavioral(行为)、dataf

7、low(数据流)和structural(结构)。结构体说明(定义语句)是指对结构体需要使用的信号(SIGNAL)、常数(CONSTANT)、数据类型(TYPE)和函数(FUNCTION)等进行定义和说明。并发处理语句位于BEGIN和END之间，这些语句具体地描述了结构造体的行为。并发处理语句是功能描述的核心部分，也是变化最丰富的部分。并发处理语句可以使用赋值语句、进程语句(PROCESS)、元件例化语句、块语句(BLOCK)以及子程序等。需要注意的是，这些语句都是并发（同时）执行的，与排列顺序无关。描

8、述风格VHDL结构体具体描述整个设计实体的逻辑功能，对于所希望的电路功能行为，可以在结构体中用不同的语句类型和描述方法来表达。这种不同的描述方式，即建模方法就是描述风格。有三种不同风格的描述方式：行为描述方式(behavior)、数据流描述方式(dataflow)或寄存器RTL描述方式、结构化描述方式(structural)。行为描述法是对设计实体按算法的路径来描述，只描述所希望电路的功能或者说电路行为，而没有直接指明或涉及实现这些行为的硬件结构。它是系