ASIC芯片设计生产流程

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1、ASIC芯片开发过程ASIC芯片设计开发ASIC芯片生产ASIC芯片设计开发ASIC芯片生产内容主要流程框架集成电路设计与制造全过程中的主要流程框架设计芯片检测单晶、外延材料掩膜版芯片制造过程封装测试系统需求划分物理域结构域行为域系统级芯片/板级处理器/存储器系统规范算法级模块控制器算法RTL级宏单元ALU寄存器传输逻辑级标准单元门电路布尔等式电路级晶体管版图晶体管晶体管函数划分ASIC设计流程ASIC项目的主要步骤包括：预研阶段；顶层设计阶段；模块级设计阶段；模块实现阶段；子系统仿真阶段；系统仿真，综合和版图设计前门级仿真阶段；后端版面设计阶段；测试向量准备阶段；后

2、端仿真阶段；生产签字；硅片测试阶段。ASIC开发流程中各步骤传统设计流程设计的一般步骤结构及电学特性编码HDL中的RTL编码为包含存储单元的设计插入DFTmemoryBIST为了验证设计功能，进行详尽的动态仿真实际环境设置，包括将使用的工艺库及其他环境属性使用DesignCompiler工具对具有扫描插入的设计进行约束和综合设计使用DesignCompiler的内建静态时序分析机进行模块级静态时序分析设计的形式验证，使用Formality将TRL和综合后的网表进行对比使用PrimeTime进行整个设计布图前的静态时序分析设计的一般步骤(2)对布图工具进行时序约束的前标

3、注11)具有时序驱动单元布局，时钟树插入和全局布线的初始布局划分将时钟树转换到驻留在DesignCompiler中原始设计（网表）在DesignCompiler中进行设计的布局优化使用Formality在综合网表和时钟树插入的网表之间进行形式验证在全局布线后（11步）从版图提取估计的延时从全局布线得到的估计时间数据反标注到PrimeTime使用在全局布线后提取的估计延时数据在PrimeTime在中进行静态时序分析设计的一般步骤(3)设计的详细布局提取来自详细布局设计的实际时间延迟实际提取时间数据反标注到PrimeTime使用PrimeTime进行布图后的静态时序分析布

4、图后的门级功能仿真（如果需要）在LVS（版图对原理图）和DRC（设计规则检查）验证后定案规范和ＲＴＬ编码结构规范定义了芯片的功能并划分为一些能够处理的模块，电学特性规范通过时序信息定义模块之间的关系设计可用三个抽象层次来表示：行为级，寄存器传输级RTL和结构级。动态仿真通过仿真RTL代码以检查设计的功能，目前的仿真器都能够仿真行为级及RTL级编码约束、综合和扫描插入以前：手工将ＨＤＬ转换为电路图并描述元件间的互连来产生一个门级网表。综合：用工具完成RTL级到门级网表的转换，这个过程就称为综合定义综合环境的文件，详细说明了工艺单元库和DC在综合过程中使用的其它相关信息。

5、形式验证形式验证技术使用数学的方法来确认一个设计，不考虑工艺因素，如时序，通过与参考设计的对比了检查一个设计的逻辑功能。形式验证和动态仿真，形式验证技术通过证明两个设计的结构和功能是逻辑等价的来验证设计；动态仿真只能检查敏感路经。形式验证的目标是要验证RTL与RTL，门级网表与RTL代码，两个门级网表之间的对应关系是否正确静态时序分析在整个设计中，静态时序分析是最重要的步骤，一个迭代过程。静态时序分析充许用户详细分析设计的所有关键路经并给出一个有条理的报告。对布图前后的门级网表进行静态时序分析，在布图前，PrimeTime使用由库指定的线载模型估计线网延时。如果所有关

6、键路径的时序是可以接受的，则由PrimeTime或DC得到一个约束文件，目的是为了预标注到布图工具。在布图后，实际提取的延迟被反标注到PrimeTime以提供真实的延迟计算。布局、布线和验证布图工具完成布局和布线。布图规划包括单元的布局和时种树的综合，在步图工具中完成。布线一般有两步，全局布线和详细布线。ASIC芯片生产ASIC芯片设计开发内容CYIT提供如下文件:GDSII文件，物理验证环境，物理验证报告生产厂家进行Merg生产厂家提供物理验证报告CYIT确认和eviewjob设计与生产接口生产资料确认过程制造一块IC芯片通常需要400到500道工序。但是概括起来说

7、，它一般分为两大部分：前道工序（front-endproduction）和后道工序（back-endproduction）。[1]前道工序(1)将粗糙的硅矿石转变成高纯度的单晶硅。(2)在wafer上制造各种IC元件。(3)测试wafer上的IC芯片[2]后道工序(1)对wafer划片（进行切割）(2)对IC芯片进行封装和测试生产过程<第一步>硅棒的拉伸将多晶硅熔解在石英炉中，然后依靠一根石英棒慢慢的拉出纯净的单晶硅棒。<第二步>切割单晶硅棒用金刚石刀把单晶硅棒切成一定的厚度形成WAFER（晶片、圆片）。注：一片wafer上可以生产出很多颗裸芯片（d