资源描述：
《实验一_Verilog设计基础》由会员上传分享，免费在线阅读，更多相关内容在工程资料-天天文库。
1、实验一VERILOG设计基础一、实验目的1、学习VERILOG的革本语法和编程规则2、掌握通用寄存器等常用基木数字模块的VERILOG描述和基木设计方法3、理解帯使能控制和界步清零的8位寄存器的设计原理4、掌握使用VERILOG设计和验证带使能控制和异步清零的8位寄存器的方法5、掌握移位寄存器的设计方法二、实验任务(1)设计一个带使能控制和异步清零的8位寄存器，实现8位输入的锁存，在时钟的上升沿处得到一个8位的输出和一•个8位的反向输出，将结果显示在发光二极管。模块的端口描述如下：端口名端口方向端口位宽端口功能Re
2、set(cclr)in1输入清零信号，低电平吋有效，此吋输出Q立即变为0Enable(rl)in1输入使能信号，高电平有效Clockin1输入时钟信号，正跳变(上升沿)有效Din8输入数据源D,当Reset为高电平且Clock发生正跳变时，D的值保存并传送到输出端QQout8输岀寄存器值Q,清零信号为高电平时Q的值立即变为0Qbout8输出信号Qb,其值为Q的反向模块的物理结构如F：R15RuRiRoD15DmDiDo图3.49带使能控制和并步清零的16位寄存器模块的使用注意事项1.数据源D(7..0)一直加在寄存
3、器的数据输入端；2.周期性的时钟信号Clock-岂加在寄存器的时钟输入端3.使能信号Enable控制寄存器是否接受数据。当Enable=O时，寄存器不接受数据，保持原来的状态不变；当Enable=TW，在时钟信号Clock正跳变时，寄存器接受并保存当时D(7..0)的数据；1.本寄存器其它方面的功能与3.3中所描述的寄存器相同。完成的参考电路图如下：（2）设计一个有左、右移位功能的8位寄存器，并仿真验证。模块的端口描述如下：端口名端口方向端口位宽端口功能Resetin1输入清零信号，低电平时冇效，此时输出Q立即变为
4、（）Clockin1移位时钟信号，正跳变（上升沿）有效Modein2工作模式控制信号：01左移位，10右移位，00或11时不移位Q=DoDin8输入数据源D,当Reset为高电平且Clock发主正跳变时，接收D的值。Qout8输出寄存器值Q,清零信号为高电平时Q的值立即变为0Linin1输入信号，其值为左移位的移入信号。Loutout1输出信号，其值为左移位的移出信号。Rinin1输入信号，其值为右移位的移入信号。Routout1输1II信号，It值为右移位的移出信号。三、实验步骤1编写VERILOG代码2功能仿真
5、进行分析与综合，排除语法上的错谋建立波形仿真文件，输入激励生成功能仿真网表进行功能仿真，观察输出结果3选择器件DE2.115开发板的使用者请选择CYCLONEIV4CE1154绑定管脚5下载验证DE2_115开发板的下载:使用USB-Blaster进行下载四、实验内容通过输入数据先进行计算，并通过实验进行验证。1）将清零信号Reset（swl7）设为0,将输入信号D（sw7~sw0）设为10101010,观察输出信号Q（ledr7-ledr0）和Qb（ledg7〜ledgO）,观察并记录输出。2）将清零信号Rese
6、t（swl7）设为1,在时钟信号处输入一个上升沿（按下keyO）,观察并记录输出。3）将输入信号D（sw7〜swO）设为01010101,观察并记录输出。4）在时钟信号处输入一个上升沿（按下keyO）,观察并记录输出。清零信号Reset使能信号Enable输入信号D（二进制）时钟信号Clock输出信号Q（二进制）输出信号Qb（二进制）001010101011010101010上升沿1110101010上升沿110101010111101010101上升沿1010101010上升沿0010101010上升沿五、思考题
7、（1）通过行为描述设计8位寄存器和通过结构描述设计8位寄存器的不同点？⑵Enable是输入使能信号，在其冇效时才能接收数据D信号，如何加入输出使能信号control?通过修改模块实现新的功能，并进行下载验证。(3)移位寄存器是如何工作的，其功能是如何实现的？⑷如何给寄存器加入输入、输出控制功能？⑸利用时序仿具求出寄存器电路的输出延时，并探究匚作频率的增加可能对延迟时间的影响？参考设计:modulelabl_Preg#(parameterWEISHU=8)(inputrL,inputelk,inputcclr,inp
8、utcontrol,input[WEISHU-1:O]d,output[WEISHU-1:O]dout)；wireLWEISHU-1:O]w_0;wire[WEISHU-1:O]w」；wire[WEISHU-1:O]w_2;wirew_3;reg[WEISHU-1:O]w_dff;assignw_2=w_0lw_1;assigndout=(control)?
